余金金 ，闫志超 ，张倩忆 ，陈泽发

（1.上海燧原科技有限公司，上海 200000；2.上海铿腾电子科技有限公司，上海 200000）

0 引言

芯片设计向着更高的集成化、更高的频率以及更加复杂的签核（signoff）流程发展。其中静态时序分析（STA）是数字芯片设计signoff 中最关键的环节之一。对于关键路径的定位，仿真优化都是影响芯片性能的重要步骤。同时，随着芯片设计复杂化，技术节点向纳米量级发展，电源传输网络造成逻辑单元的电压降分析也变得越来越系统化、精细化。因此由于电压降引入的时序变化也越来越多的需要考量，尤其是关键路径上的电压降。

1 电压降对时序的影响

电压降会同时影响线延时和单元延时。由于峰值电压减小，带压降的电压摆幅会明显小于正常电压，这将影响到线延时和接收端输入斜率。电压降对时序影响如图1 所示，假设驱动端是工作在正常电压Vdd而接收端工作在带压降的电压VIRdrop。同时假设如下的时序库设定：

图1 电压降对时序的影响

（1）Lower slew threshold：20%

（2）Upper slew threshold：80%

（3）Input threshold：50%

（4）output threshold：50%

由于信号波形通过线传递过来，正常电压摆幅的线延时将小于带电压降计算得到的延时。同时可以看到接收端的输入斜率变化，而单元延时是由输入斜率和输出负载的公式计算得到。因此单元延时也将被影响到[1]。由于正常库文件都是通过标准的电压点设计的，为了更加精确的延时模型，需要引入多个电压点的库文件，通过差值法计算。

2 技术节点的影响

技术节点对RC 和单元延时的影响如图2 所示，随着芯片设计发展从40 nm 到28 nm 再到16 nm 以及现在的7 nm 和5 nm，电阻系数成倍数（3 倍）地增加，从而造成电压降关键因子电源网络R的增加。……