面向NAND闪存的高能效LDPC译码器结构设计

2021-08-07张超何卫锋

现代计算机 2021年17期

关键词：信息

张超，何卫锋

(上海交通大学微纳电子学系，上海 200240)

0 引言

NAND Flash由于存储容量大，功耗低的特点被广泛应用于手机、数码照相机、平板电脑等移动设备中[1]。新型NAND Flash采用MLC、TLC等多比特存储技术提升NAND Flash的存储容量，但同时其数据出错率也会随之升高[2]。目前，NAND Flash已使用BCH码的纠错编码技术来降低数据出错率，而低密度奇偶校验码(Low-Density Parity-Check Codes，LDPC)码可借助信道软信息进行软判决译码，相比BCH码拥有更好的纠错性能，被视为是未来更适用于NAND Flash的数据编码方式之一[3]。

LDPC码的软判决译码是通过信息的反复迭代计算来完成的，译码所需的迭代周期不固定，迭代周期越长，译码处理的时间也越长。为了使得任何迭代周期下译码器的处理速度都能满足实时处理的性能要求，已有的译码器设计方案[4-6]将译码器的时钟频率和工作电压固定为最大迭代周期所需的时钟频率和工作电压。这样做的问题是当译码迭代次数小于最大迭代次数时，译码器的工作频率和电压会大于实际需求，带来额外的功耗开销，不适用于NAND Flash这类对功耗和能效有较高要求的应用场景。

针对LDPC译码迭代周期可变的特点，本文设计并实现了一款带有自适应电压频率调节机制(Adaptive Voltage and Frequency Scaling，AVFS)的高能效LDPC译码器，该系统能够实时监测译码器中输入FIFO的使用情况，并据此动态调节LDPC译码器的时钟频率和工作电压，达到降低能耗开销、提高处理能效的目的。