惠为君

摘要：SOC内部总线用于连接其内部的各个部件，实现主控部件与从属部件等的数据传输，是SOC设计必不可少的关键部件。本文分析了SOC总线特性、结构，对系统进行了模块划分。在设计了仲裁协议的基础上，基于quartus平台，verilogHDL语言实现了各模块的设计。Modelsim仿真和FPGA下载验证表明，设计是有效的。

关键词：总线;Verilog HDL;Modelsim;FPGA

中图分类号：TN91    文献标识码： A

文章编号：1009-3044（2021）14-0206-02

总线是SOC系统中CPU与内存、IO设备之间的共享通道。内部总线的设计往往决定了芯片的性能、时延及芯片的复杂度。SOC内部总线一般具有数据传送并行、连接部件多、全双工通信的特点。

连接总线的部件分为主控部件和从属部件。主控部件向总线申请，总线经过仲裁，批准了该主控部件的使用权，同时向从属部件发出片选信号，在此基础上，主控部件与从属部件通过总线实现数据传输。

1信号定义

主控部件、总线、从属部件通信的信号定义如图1所示。

主控部件和从属部件挂在总线上，通过总线进行通信，二者不直接有引脚连接。从图1可以看出，主控部件和从属部件通过总线实现全双工并行通信，读写分开，提高了效率。

总线可以挂接若干主控部件和从属部件。每个主控部件定义了7种引脚，引脚名称、宽度等定义如表1所示。

从属部件定义了5种引脚，引脚名称、宽度等定义如表2所示。

2 总体设计

从功能上划分，总线结构分为四个部分，如图2所示。为简单计，主控部件和从属部件都取三个。

按照功能划分，总线结构分为如下四个部分。……