米 丹，周昕杰，周晓彬，何正辉，卢嘉昊

（中国电子科技集团公司第58研究所，江苏无锡 214072）

1 引言

当绝缘体上硅（Silicon on Insulator，SOI）工艺在业界进入主流领域，立刻以其较小的寄生效应、更快的速度等方面的独特优势，在集成电路设计领域得到广泛应用。但SOI工艺采用全介质隔离，其静电放电（Electro Static Discharge，ESD）防护器件设计成为一大技术难点。国外文献表明，在深亚微米工艺条件下，SOI工艺器件的ESD防护能力大约为体硅的一半[1]，ESD器件防护能力弱成为限制SOI工艺在集成电路领域发挥优势的一大技术瓶颈。

国内外文献已有关于采用0.13μm SOI工艺集成电路通过2 kV[2-3]和采用0.18μm SOI工艺集成电路通过3 kV[4]人体模型（Human Body Model，HBM）ESD测试的报道。根据文献[5]的研究结果，随着工艺节点由亚微米到深亚微米，硅膜厚度由厚到薄，ESD防护器件稳健性逐渐减弱。本设计采用0.13μm SOI工艺，硅膜厚度只有100 nm，因此设计起来更具难度。

本文首先对深亚微米SOI工艺器件特性进行了分析，结合SOI工艺器件结构特点进行ESD防护器件选择，之后进行了器件尺寸参数设计及版图优化设计。所设计的ESD防护器件已成功应用在一款数字电路上，该款电路通过了4.5 kV HBMESD测试，取得了较好的效果。

2 SOI工艺器件特性分析

SOI工艺器件的物理特性与顶层硅膜厚度密切相关，根据顶层硅膜厚度和器件工作时耗尽层厚度的不同，SOI工艺可分为部分耗尽型SOI（Partially Depleted SOI，PD-SOI）工艺和全耗尽型SOI（Fully Depleted SOI，FD-SOI）工艺。PD-SOI器件顶层硅膜厚度一般大于等于100 nm，当器件工作在饱和区时，它的耗尽层小于顶层硅膜厚度，所以它的体阱区是部分耗尽的；……