邱舒晴，张世琳，王少昊

（1.福州大学晋江微电子研究院，福建 晋江 362200；2.中科芯集成电路有限公司，江苏 无锡 214072）

0 引言

锁相技术能够有效地同步不同芯片或设备之间的时钟频率与相位延迟，从而保证数据传输的正确性，因此被广泛地应用到射频收发机、高速通信接口、存储器接口和频率合成器等领域中[1]。锁相技术主要包括锁相环（Phase Locked Loop，PLL）和延迟锁相环（Delay Locked Loop，DLL）等[2]。PLL具有抗干扰能力强、面积小的优势，但是面临着设计复杂、锁定时间较长、需要考虑高阶系统稳定性等设计挑战[3]。相较而言，DLL由于是一阶系统，因此反馈环路更加稳定且易于实现[3]。

全数字延迟锁相环（All Digital Delay Locked Loop，ADDLL）具有锁定时间短，工艺敏感度低、可移植性强等优势[2]，能够满足新一代DRAM传输速率高达3.2～6.6 Gb/s的DDR5标准等应用的要求，达到减小芯片内外时钟偏移、实现快速锁定的目的[4]。常见的ADDLL工作模式有开环模式、闭环模式和开-闭环结合模式等。开环模式相位锁定速度快但不具备相位动态保持能力，闭环模式可实现相位动态跟踪保持但锁定速度慢。开-闭环结合模式则结合了前两者的优点。在相位量化方式上，ADDLL中的移位寄存器控制器常采用时间数字转换器（Time-to-Digital Converter，TDC）和逐次逼近（Successive Approximation Register，SAR）等结构[5]。TDC方案可通过产生数字控制字的方式直接调节延迟单元个数，不仅克服了SAR方案中存在的谐波锁定或锁死的问题，还可显著提升相位锁定速度[5]。但是，TDC方案需要较长的延迟链和较多的触发器来对相位差进行量化，因此延迟链电路面积和功耗均大于SAR方案。……