段运德，黎 勇

(1.重庆邮电大学 通信与信息工程学院，重庆 400065；2.重庆大学 计算机学院，重庆 400044)

0 引 言

1962年，R.Gallager[1]在他的博士论文中第一次提出了低密度奇偶校验(low-density parity-check, LDPC)码。当时由于计算机技术并不发达，LDPC码译码复杂度高，导致其优秀的性能未被发现。直到1996年D.J.C.Mackay等[2]重新研究LDPC码，发现其性能可以接近香农限，LDPC码才重新开始受到重视，并迅速成为信道编码研究中的重要方向。QC-LDPC码是一类具有准循环结构的LDPC码，因为其循环特性可以降低编译码复杂度，目前已被应用在很多标准和系统中，比如IEEE 802.11n(WLAN)，IEEE 802.16e(WiMAX)[3]，量子秘钥分发[4]，ATSC3.0[5]等。2017年，3GPP标准会议将QC-LDPC码确定为5G通信系统的长码标准[6]。

因为实际系统往往选择QC-LDPC码，而不是其他LDPC码，因此，提高QC-LDPC码的编码速率有重要的实际意义。为提高编码效率，大家普遍选择现场可编程逻辑门阵列(field programmable gate array, FPGA)、专有电路(application-specific integrated circuit, ASIC)等硬件解决方案[7]，硬件方案通常只针对特定码型或码率的LDPC码有效，通用性差。相比而言，图形处理单元(graphics processing unit, GPU)加速是一种更便宜、更灵活、更高效的软件方案。本文通过把QC-LDPC码的校验矩阵转换为准循环的生成矩阵，再基于编码过程中的并行部分和GPU的内存、线程结构，给出一种吉比特速率的软件编码方案。该方案不仅通过单个码字编码并行化以及多个码字同时编码来提高编码吞吐量，而且通过对片上常量内存和共享内存的合理使用进一步加快了编码速率。仿真结果表明，相较于已有的GPU编码方案，本文的方案通用性更强，编码吞吐量比文献[8]高；相较于其他硬件快速编码方案，本文的编码器在通用性和编码吞吐量上均明显高于文献[9]的FPGA编码器和文献[10]的CMOS编码器。……