郝冰澄

（运城学院，山西 运城 044000）

1 工艺层面的电子电路低功耗设计

1.1 按比例缩小

随着时间的推移，工艺改进对功耗的影响变得越来越明显。2004 年集成电路尺寸达到纳米级，随后纳米级集成电路制造工艺被广泛用于处理器、DSP 等复杂电路中。2006 年，英特尔制造出65 纳米处理器。2008 年，英特尔发布了首款45 纳米级移动CPU。随着系统集成度的持续提升，电子元件容量减小，微电路之间的连接减少，从而显着降低功耗。随着技术的发展，多层金属布线成为可能。在金属顶部使用全局连接会减少互连电容，减少延迟、功耗。按比例缩小技术在降低功耗方面效果显著。

1.2 封装技术

封装技术对芯片功耗有很大影响。微电路级的输入输出功耗约为系统总功耗的1/4～1/2，由于芯片间接口功耗较大，而动态功耗和电容之间存在线性关系，因此接口电容器输入、输出的功耗占比很大，故在多芯片系统中需要重点考虑输入输出功耗的优化。与印刷电路板相比，封装技术能显著减少芯片间通信功耗。在多芯片封装工艺中，全部芯片都被封装于同一个基板，芯片之间的输入、输出接口电容明显降低，从而降低功耗。封装技术的运用还降低了跨芯片中继线的长度和电容量，从而减少了等待时间，并提高了电路性能，最终实现低功耗。相较于其他封装技术，MCM包装显提升了系统集成度。一个10 英寸的wafer 可以集成多达10 亿个晶体管，这不仅节省了空间而且可以降低功耗。

2 版图层面的低功耗设计

版图优化应同时针对元件和连接进行优化。Elmore 模型没有将互连延迟和功耗与晶体管和引脚的尺寸明确地关联起来。因此，需要适当创建模型以促进在版图层面的低功耗优化，其中连接线的功耗优化逐渐成为整个电路功耗优化的关键。传统的电路版图布线仅关注面积、延迟，在从外部接口添加有关信号活动的信息后实现功耗优化。现在在面对复杂的电路项目设计时往往要将电路分为多个小型电路块，分别对其进行优化。电路块内部连接短且电容小，在划分电路列表时应考虑信号活跃度。活跃度低的互连应该处于边界，但是在优化功耗时，应使用信号活跃度加权电路互连，以最大程度地支持电路块的高效率互连。在纳米级条件下进行电路设计时，由于耦合电容器对整体互连能力和功耗有很大贡献，因此引脚间距也应根据布线期间的信号活动强度相应调整，信号活跃度越高的网表要有限分配在不同层上。同时，应根据连接电容，信号活跃度、延迟来权衡引线的宽度[1]。

3 电路层面的低功耗设计

3.1 动态逻辑电路

在特定的电路实现中，互补金属氧化物半导体（CMOS）工艺有多种逻辑结构，如多米诺逻辑、静态逻辑、动态逻辑、时钟逻辑等。其中动态逻辑是一种优点突出的逻辑结构。静态CMOS 每个输入都要连接到一个MOS（PMOS 或NMOS）管上，逻辑功效比较大。动态CMOS 逻辑分为N 沟道动态MOS 逻辑和P 沟道动态MOS 逻辑，以N 型动态逻辑为例来进行说明，结构如图1 所示。

PDN 是一个由NMOS 管阵列组成的下拉块。动态电路由时钟信号驱动以切换预充电模式、求值模式。当时钟信号为低电平时，PMOS 打开，NMOS 关闭，CL充电，输出为Vdd。反之NMOS 打开，PMOS 关闭，因PDN 下拉，输出为0。动态逻辑具有如下特征：逻辑功能由NMOS 的管状矩阵组成的PDN 来实现，只要较少的晶体管，开关速度快，且由于负载电容低、无短路电流，电源、电容器之间不存在电流，避免了静态功耗的产生，从而降低功耗，但需时钟驱动控制逻辑门，增加了开销[2-3]。

图1 N 型动态CMOS 逻辑

3.2 异步电路

随着集成电路元件体积不断减小，单个芯片的集成能力持续增强，集成电路的同步开发难度大大增加。在此背景下，异步集成电路的优势正在逐步显现，如功耗低，高性能、简单的模块化设计等。同步电路由统一时钟控制，庞大的时钟管理网络会大大提高功耗。异步电路没有统一时钟控制，因此功耗更低。此外，由于没有时钟驱动器，异步电路由任务驱动，在没有任务时自动关闭。同步电路的最大时钟频率必须对应最大逻辑延迟的情况，因此无法充分利用系统性能，而异步电路不使用全局时钟，而是使用握手信号链来协调模块之间的工作，因此异步电路可以最大程度地降低功耗。

4 门级层面的低功耗设计

4.1 单元映射

在门级别描述电路时必须使用逻辑门单元。如果在电路中执行门级综合时采用手动输入方式，则综合器将从综合库中选择逻辑门模块。目前，大部分ASIC供应商都提供了低功耗单元库，选择此类单元库可实现低能耗，这是使用单元映射基本思路，同时可以在逻辑单元内安排活动性较高的节点。由于逻辑块内负载电容较小，所以可降低总功耗。最简单的方法是电路的输入门提升到三输入门，从而减少使用的逻辑门，缩短总线长度。当前的EDA 工具很多都集成了单元映射功能，在执行单元映射时不只是简单地两个输入门的结构改进为多个输入门，而是要根据实际情况在设计库中选择逻辑元素的最佳组合，以最大化地降低功耗。

4.2 公因子提取

在逻辑综合中提取公因子是简化逻辑网络并降低电路实现成本的常用方法。例如，一个函数可以通过简化和变形来接收多个表达式，因此，可以使用不同的逻辑结构来实现相同的函数。尽管不同逻辑结构的实现在面积和时间上可能不会有很大变化，但是由于每个输入信号的反相率不同，电路的功耗也会有很大变化。因此，在设计电路时，由高速旋转信号控制的负载应尽可能小，即这些信号应靠近输出端。在设计电路时，有必要弄清每个信号的活动性，并且通过根据每个信号的活动性提取公因子来合理地排序每个信号在电路中的位置。

4.3 路径平衡

路径平衡是指用于将某元件多个输入信号同时馈送到一个输入的路径延迟技术。平衡路径的技术能有效降低出现信号的可能性，这些信号会导致电子元件输出端形成不必要的翻转，电路如图2 所示。其中，a、b 是同时输入的两个信号，则输出信号应具有恒定的零输出信号。但是，在实际电路中，由于电路不平衡可能会产生毛刺，结果a 和b 不能同时到达输入，因此会产生输出信号。采用路径平衡技术降低逻辑深度，信号所经路径减少，负载降低，从而降低功耗。

图2 路径平衡电路

4.4 门尺寸优化

优化门尺寸的基本思路是减小路径非关键网关尺寸，从而降低功耗。如果电路性能不受限制，则可减小全部门的尺寸以降低功耗，从而将门尺寸优化问题转化为满足延迟限制下的功耗最小化问题。首先可以根据路径对时间约束进行线性化，再求解线性方程获得全局最优解。由于采用了低带宽的模块，电平转换速度减慢，从而导致短路电流增加，这是优化门尺寸的一个限制因素。对于给定时间范围内优化离散快门大小变化功率问题，其基本思想是从最小的门开始逐步增加关键路径，大小以满足限制并最小化通道切换活动。

5 结构层面低功耗设计

5.1 门控时钟

同步设计中功耗大部分来自时钟。时钟是唯一一个始终在充电和放电的信号。时钟信号往往要驱动一棵大的时钟树，在多数时候会导致不必要的翻转。当电路的某一部分处于待机模式或执行无用的计算时，其时钟信号将变为无效，可以有效地降低时钟驱动器的功耗，范围越大，功耗降低越明显。

5.2 状态分配

有限状态机的状态分布对其最终逻辑实现的区域有直接影响，很多研究者提出由两级或更多级逻辑实现的最小面积编码技术，可以尽量减少功耗。一种方法是将相关状态代码分配给相应状态的编码，以减少由状态转换引起的电路活动。为了减少组合的有限状态机电路功耗，通过改变传统编码方案中使用的目标函数并考虑到组合方案的复杂性来降低功耗。

6 结论

数字集成电路的功耗优化方法很多，分布于各个设计层次中。本文对各个层面的功耗优化进行了分析，得到如下结论。

（1）分析了电子电路功耗的设计基本流程。

（2）比较了各种低功耗设计方法的特点。

（3）探讨了低功耗数字电路的基本设计策略，并详细介绍了工艺、电路、版图等逻辑门等层面的功耗设计方法。

从完成的工作和低功耗设计的发展前景来看，仍然有必要开发低功耗IP 库并开发高性能的低功耗设备，在集成技术和其他方面进行进一步研究。