吴欣舟，方 芳，王 伟

1.合肥工业大学 计算机与信息学院，合肥230009

2.合肥工业大学 管理学院，合肥230009

1 概述

近年来随着数字集成电路特征尺寸向纳米级发展，单个芯片晶体管数目已达到十亿量级，片上系统（System on Chip，SoC）集成规模越来越大，传统的2D芯片面临着功耗升高、电路时延增加、带宽要求提升等问题，三维堆叠集成电路（3D Stacked ICs，3D-SICs）是由多层2D芯片互连而成，利用过硅通孔（Through Silicon via，TSV）作为数据传输通路连通多层晶片，缩短了芯片内部互连线长度，提高了系统性能，成为突破2D芯片性能瓶颈的有效解决方案，得到集成电路产业界的广泛关注和研究[1-4]。随着3D芯片电路复杂性不断增加，测试时间和测试功耗问题成为研究人员所面临的关键问题。

3D芯片测试过程分为绑定前测试、绑定中测试和绑定后测试三个阶段，其中绑定中测试是指每一次层与层之间完成互连后针对该部分堆叠的测试，它可以提早检测出绑定过程中由制造工艺带来的芯片故障，尽早丢弃损坏部分，从而降低芯片测试成本。经过封装后的三维片上系统的引脚位于芯片最底层，而各芯核分布在不同层。芯片测试过程就是通过测试访问机制（Test Access Mechanism，TAM），将从测试引脚传入芯片的测试向量移位至相应芯核，并捕获测试响应，将响应输出到自动测试仪（Automatic Test Equipment，ATE）中，通过对比测试响应与预期输出结果是否相同来判定该芯片是否故障。每个芯核通过测试外壳与外围逻辑电路隔离[5-9]，测试外壳又称为芯核封装设计，它控制系统TAM带宽与芯核内部扫描链的分配。……