李锐 田帆 邓贤君 单长虹

关键词： 全数字延时锁相环; 锁相精度; 时钟延时; Quartus Ⅱ; 现场可编程门阵列; 电路仿真

中图分类号： TN402?34                           文献标识码： A                     文章编号： 1004?373X（2019）06?0069?03

Abstract： In allusion to the problems such as low phase?locking accuracy， slow phase?locking speed and low integration level of the traditional analog delay?locked loop （DLL）， an all?digital DLL is proposed. The DLL is designed by using the electronic design automation technology. The editing and analysis of the DLL are conducted by using the Quartus Ⅱ software. The simulation results show that the DLL can perform quick lock with high precision， has strong portability， and is suitable for various application fields such as microprocessor， memory and general IC designs.

Keywords： all?digital DLL; phase?locking accuracy; clock delay; Quartus Ⅱ; FPGA; circuit simulation

0  引  言

延迟锁相环（DLL）是通过负反馈回路，将一段延迟线的延迟锁定在一个特定的值上。延迟锁相环是围绕着一条延迟可控的延迟线的负反馈系统，相对而言，锁相环（PLL）则是围绕着频率可控振荡器的负反馈系统[1]，其已被广泛用作片上系统（SoC）微处理器的时钟发生器[2?3]。DLL与PLL的主要区别是DLL用压控延迟线（VCDL）取代了PLL中的数控振荡器（DCO），由于这个区别，DLL能快速对信号进行锁定，而且抗干扰能力强、抗抖动性能好。所以DLL越来越多地被引入芯片中，作为生成稳定的延迟或多相位的时钟信号[4]。现实中，一般将DLL分为模拟型DLL和数字型DLL。模拟DLL抗抖动的能力虽然强于数字DLL，但是其锁定时间较长，需要反复调整才能实现锁定。而对于数字延迟锁相环来说，在保持足够高的锁相精度情况下，经过数次延时的调整就可以实现同步。

另外，模拟DLL设计较复杂，可移植性差，随着工艺的改变，其功耗也随之增加[5]。针对模拟DLL锁相精度不高、锁相速度慢、集成度低等问题，本文提出一种全数字延迟锁相环，阐述了其工作原理，介绍了系统的电路结构以及各个模块的设计方法，并利用Modelsim进行了仿真验证。

1  全数字延迟锁相环的系统结构与工作原理

全数字延迟锁相环主要由鉴频鉴相器模块、相位测量模块、相位调节模块和移相输出模块构成，其结构见图1。……