李 婷，龚龙庆，肖国尧

(西安微电子技术研究所，陕西 西安 710065)

0 引言

随着数字化技术的快速发展，对数字采集系统的各种性能指标都提出了越来越高的要求，其中采样率和分辨率是最重要的两个指标。在国外数据采集领域中，E2V公司具有市场上采样率最高的5 GS/s ADC。而我国由于信号的完整性和PCB布局布线等工艺技术水平的限制，并没有如此高速的ADC芯片。因此，目前多采用多片ADC并行采样的方式来提高系统采样速率。

本文主要探讨了分时采样数据采集系统的硬件设计及对于采样过程中产生的通道误差的估算，以提高多片ADC并行采集的精度，减小采样信号的失真。

1 分时采样系统硬件设计

分时采样数据采集技术利用M片低速ADC等差延时采样,以实现在同一时间对信号M个点同时采样，来达到单片ADC采样速率的M倍。

分时采样数据采集系统总体硬件结构如图1所示，系统主要由ADC、FPGA和DSP组成。待采样信号进入系统后首先经过变压器驱动并且分为完全相同的4路分别送入4片ADC中，ADC在时钟的控制下，分时对信号进行交叉采样，时钟相位由时钟芯片和PCB共同控制实现。ADC在采样后通过接口将数据传入FPGA中，对数据进行降速处理及缓存。随后被送入到DSP中进行进一步的处理及计算。选用4片DSP芯片对数据进行同步处理，大大增加了数据处理速度和效率。

在并行采样中，最重要的是差相时钟的实现，目前产生差相时钟的方法多采用具有多路分相时钟功能的锁相环实现，但是市面上没有找到符合要求的具有时钟相位步进调节功能的这种器件，所以本系统中时钟的延时采用PCB实现。……