李 路，乔 明

（电子科技大学,成都 610054）

1 引言

在高压栅驱动集成电路中，通常需要10～25 V的CMOS器件结构[1-5]，电路中高压器件及高压隔离岛占据整个芯片面积较少，中等电压的逻辑控制部分占据了较大面积。随着超大规模集成电路特征尺寸的缩小，将更小的线宽用于高压电路中成为趋势，同时给工艺要求带来更大的挑战[6]。

本文基于0.35μm BCD工艺，制备了用于高压栅驱动集成电路的25 V的CMOS结构，流片结果显示NMOS管反向有较大漏电流产生。针对失效结果进行了仿真分析，找到失效原因，并提出了改进方案，结合方案中新的工艺改进，最终流片结果符合电路应用要求。

2 NMOS的测试仿真分析

2.1 NMOS测试分析

如图1为NMOS结构图，其主要工艺为：（1）P型衬底上注入并高温推结形成N型埋层NBL；（2）生长N型外延层N-epi；（3）注入P型材料推结形成PW；（4）注入N型材料推结形成N-drift；横向隔离采用结隔离技术。

图1 NMOS结构图

图2 （a）为NMOS反向耐压测试曲线，流片测试结果显示，低压NMOS管关态静态电流出现过大的问题，在漏压为20 V时漏电已达1 nA量级。为了明确找出漏电路径，对每个端口的电流进行监测，如图2（b）所示。可以看出，当漏极电压大于10 V时，随着漏压增加，漏电流和体区电流Ibulk也逐渐增加，两者几乎相等。此时源级IS和Vb端电流很小，可以忽略。直到漏压等于36 V左右，器件发生击穿，源级电流剧烈增加，和漏极电流几乎保持相等。结果可初步判定漏电主要来自bulk端体区。

图2 NMOS漏电监测曲线图

2.2 NMOS仿真分析

本文采用Tsuprem4工艺仿真，为了方便监测电流，将源电极和体区电极分开。……