刘 洋， 夏建强， 初秀琴

(1. 西安电子科技大学 电路CAD研究所，陕西 西安 710071；2. 西安电子科技大学 超高速电路设计与电磁兼容教育部重点实验室，陕西 西安 710071)

随着数字集成电路(Integrated Circuit, IC)工艺向20 nm或更小尺寸发展，高速系统的时钟主频和瞬态电流不断提升，而工作电压却不断降低，这将进一步降低电源纹波噪声的余地，使得电源分配网络(Power Distribution Network，PDN)的设计面临更加严峻的挑战[1-4]．

板级电源分配网络的电压噪声主要是由于电压调节模组(Voltage Regulator Module， VRM)到印制电路板(Printed Circuit Board， PCB)的不连续电感造成的．笔者在输入电流激励为三角电流的条件下，理论推导了需要添加去耦网络的电流激励上升时间的临界条件以及去耦电容能有效去耦的电流激励上升时间范围，通过进一步研究最大电压噪声与电流上升时间和电容参数的关系，提出基于有效去耦上升时间的电源分配网络时域设计方法．

1 基于有效去耦上升时间抑制电压噪声的基本原理

1.1 典型电源分配网络集总模型

系统电源分配网络分为4个层次: 电压调节模组级、印制电路板级、封装级和芯片级．其典型的集总模型如图1所示．

图1 典型的电源分配网络集总模型

图1中，电压调节模组级等效为电感LVRM和电阻RVRM与直流电压源Vdd的串联; 印制电路板级等效为体电容、表面安装技术(Surface Mounting Technology， SMT)电容和平面电容的并联，然后再与装连电感Lsv和装连电阻Rsv串联，其中体电容和表面安装技术电容可建模为电容Ci、等效串联电感Li与等效串联电阻Ri(i=1，2，…，n)的串联，平面电容可……