Cadence宣布，WillSemi采用Cadence Virtuoso定制集成电路设计平台，增强了模拟集成电路设计的可靠性，并缩短了产品的总体上市时间。较此前部署的行业解决方案，WillSemi采用Cadence定制集成电路设计流程不仅将模拟设计和实现时间减半，总设计周期时间也缩短了三分之一。

Cadence定制设计流程工具帮助WillSemi集成电路设计团队实现了如下目标：Virtuoso电路原理图编辑器内置种类齐全的的，用于各种仿真的，定义明确的元件库，可以加快模拟电路的设计时间。同时，其便捷的连线功能在大幅缩短电路原理图创建时间的同时减少错误发生。采用Virtuoso版图套件，WillSemi团队可以用基于电路原理图约束条件的方法来提高版图设计的效率，并提升正确率。在保证工程师易上手的同时，可以快速检测电路设计问题，加快调试进程优化设计效率。采用Spectre电路仿真平台，WillSemi可以在整个设计周期保持设计完整性，增加仿真吞吐量，提高生产效率。