文/衡总 董卫珍

高速PCM信号解码电路设计

文/衡总 董卫珍

为了准确接收解码某系统的高速PCM数据，设计以PLL方式的时钟、数据恢复电路(CDR)，实现硬件时钟同步、码同步, 并进行串并转换完成对高速PCM 码的解调。该电路对高速NRZI串行信号完成均衡后，转换为高速ECL电平逻辑，利用延时异或运算提取时钟信息，由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号，电路设计已用于某设备, 具有工作稳定, 抗干扰能力强的特点。

PCM CDR PLL 延时异或

某型系统采用同轴电缆同时完成高压直流供电与传输数据，数据上行传输采用高速PCM串行模式，实现湿端多通道AD采样数据与湿端设备运行状态等数据的混合上传。PCM编码的主要特征为：输出码型为不归零码(NRZI)。则干端接收模块可以根据PCM码流特征设计时钟数据恢复电路(CDR)，提取出接收时钟与数据信号，在FPGA内完成PCM数据采样和串并转换。PCM解码的关键是时钟相位与数据码流的对齐。时钟信号的同步可以有两种模式：主模式和从模式。主模式由主控设备提供时钟，对于长距离单芯电力线通信而言不适用。在时钟同步采用从模式设计方式时，芯片需要从接收到的串行数据流中提取时钟信号以便正确可靠地进行串行数据流接收。

针对这个问题，文中介绍了一种从串行PCM 数据流中提取同步时钟的方法。

1 PCM传输总体结构

PCM通信模型如图1所示：湿端与干端通过同轴电缆相连，干端提供高压直流电源和下行的低频控制信号，湿端使用高频PCM上传关键数据。……