雷能芳

（渭南师范学院 数理学院，陕西 渭南 714000）

数据采集系统中SDRAM控制器的FPGA设计

雷能芳

（渭南师范学院 数理学院，陕西 渭南 714000）

针对SDRAM时序控制复杂等设计难点，提出了一种基于现场可编程门阵列 （FPGA）设计SDRAM控制器的方法。使用状态机的设计思想，采用Verilog硬件描述语言对时序控制程序进行了设计。通过Modelsim SE 6.0开发平台进行了时序仿真，得到的SDRAM读写仿真波形图时序合理、逻辑正确。

FPGA；SDRAM控制器；状态机；Verilog硬件描述语言；时序仿真

数据存储是数据采集系统中的重要组成部分，同步动态随机存储器（Synchronous Dynamic Random Access Memory，SDRAM）因其具有精度高、读写速度快、支持突发式读写及价格低廉等优点，成为数据缓存器的首选存储介质。但其需要不断地刷新，控制时序和机制比较复杂，给用户操作带来不便[1-2]。因此其接口控制电路的设计是关键。而且，随着集成电路和可编程逻辑器件的快速发展，使得FPGA在处理速度、硬件资源和灵活性方面具有更大的优越性[3-4]。基于FPGA的这种优势，本文提出了一种基于FPGA芯片，采用大容量高速缓存器SDRAM来对传输数据进行缓存，不但解决了存储容量问题，而且也解决了速率问题[5]。

1 SDRAM工作原理

1.1 SDRAM有以下几个工作特性

1）SDRAM的初始化

SDRAM在上电后要有200 us的输入稳定期，在这个时间内不可以对SDRAM接口做任何操作；之后由一个预充电指令完成对所有页的预充电操作；接着发出8条刷新操作指令；最后在模式配置指令下完成SDRAM内部模式寄存器的配置[6-8]。

2）访问存储单元

通常一个SDRAM中包含几个Bank，SDRAM是以Bank为组织，由Bank地址线BA控制Bank之间的选择，每个Bank的存储单元是按行和列寻址的。……