朱耀国+党皓

摘要：设计了一种基于FPGA的矩阵尺寸自适应的高速双精度浮点数矩阵乘法器。采用了基于XihnxISE中双口RAM及浮点数运算IP核，对矩阵元素进行缓存后，在运算的过程中根据矩阵的尺寸进行自适应处理，可支持矩阵尺寸最大32×32的矩阵乘法；同时通过流水线处理，弱化浮点数运算核自身延迟对设计带来的延迟效应。该设计通过基于TEXTIO的仿真对MATLAB产生的数据进行了运算及检验，验证了设计的功能与性能。

关键词：自适应；双精度浮点数；矩阵乘法器；流水线处理

中图分类号：TP311 文献标识码：A 文章编号：1009-3044（2017）14-0085-02

1概述

矩阵乘法在远程通信，网络传输，图像与信号处理等领域中有着广泛的应用。矩阵乘法在这些应用中，不仅需要面对大量的数据，还需要满足高精度与高速度的要求；针对不同的应用场合，被处理的矩阵的尺寸也不同。为了满足矩阵处理高速度高精度，适用于不同尺寸的被处理矩阵的要求，本文介绍了一种基于FPGA的设计，用于处理双精度浮点数矩阵的乘法器，该设计可适用于两个最大尺寸32×32的矩阵相乘，并采用了流水线技术提高运算效率，以满足高速度需求。

IEEE754标准规定了两种浮点格式，32bit单精度浮点数以及64bit双精度浮点数。这两种数据均包括符号位S、阶码E以及尾数M。根据浮点数类型的不同，阶码E和尾数M的位数有所不同。IEEE754标准所规定的双精度浮点数格式如图1所示。

根据IEEE754规定，尾数M隐含了一位数值为1的最高位，双精度浮点数的阶码包含了bias=+1023的……