韩兆芳，谢　达，乔艳敏

（中国电子科技集团公司第58研究所，江苏无锡214035）

微电子制造与可靠性

薄外延CMOS芯片阱掺杂浓度与击穿电压的关系

韩兆芳，谢达，乔艳敏

（中国电子科技集团公司第58研究所，江苏无锡214035）

CMOS电路由于寄生结构的影响，易于发生闩锁效应。主要通过流片实验测试验证，探讨了在外延厚度较薄的情况下阱掺杂浓度与击穿电压之间的关系。提出了在不改变外延厚度、保证芯片抗闩锁性能的前提下，提高CMOS器件击穿电压的方法。

CMOS集成电路；闩锁效应；外延片；穿通击穿

1　引言

CMOS器件具有低静态功耗、高输入阻抗以及较佳的噪声抑制能力等特性，在超大规模集成电路中应用广泛。尽管CMOS集成电路有众多优点，但它并非完美无缺，比如由于与生俱来的寄生结构影响，易于发生闩锁效应，严重时会导致芯片直接烧毁。

常见预防闩锁的方式，除了在设计时采取一些措施外，在工艺上采用外延片也是比较有效的方式之一。采用外延片时，外延层厚度需要进行控制，如果外延层太厚，达不到理想的抗闩锁性能，特别对一些具有抗辐照指标的电路来说，比如抗单粒子闩锁，很难达到预期效果。如果外延层较薄，对CMOS器件源漏之间的击穿电压（BVds）会有一定的影响。在采用薄外延以保证电路抗闩锁性能的前提下，如要提升器件的击穿性能，必须考虑采取合理的措施。本文主要通过流片实验验证，探讨了在外延厚度较薄的情况下阱掺杂浓度与击穿电压之间的关系，从而在不改变外延厚度、保证芯片抗闩锁性能的前提下，提高器件的击穿电压。……