【摘要】 本文介绍了一个应用于DRAM芯片的延迟时间稳定的时钟树驱动电路。所述的时钟树驱动电路采用一种随电压变化不敏感的驱动电路设计，以保证在驱动电路的供电电压发生过冲或者是有压降时，时钟树驱动电路的延迟时间能够保持相对稳定，从而保证输出数据时序稳定，实现较好的数据输出眼图。

【关键词】 时钟树 延迟时间 模拟集成电路

一、引言

随着JEDEC接口标准的不断升级，从最初的SDR到DDR，DDR2/DDR3，到目前最新的DDR4 接口协议， 动态内存芯片（DRAM）支持的时钟频率不断升高，DDR4 最高支持3200的数据传输速率。为了保证良好的数据输出眼图性能，DRAM中的时钟树电路设计变得非常关键。时钟树电路的时序稳定直接关系到DRAM输出数据眼图的大小。

二、DRAM中传统的时钟驱动树电路设计

DRAM中的数字时钟锁相环输出的时钟信号需要经过时钟树驱动电路和片上输出驱动最终输出数据。而时钟树驱动电路部分的设计尤其关键。图1为一个目前DRAM中传统的时钟树驱动电路。Clkt，clkc为锁相环输出的互补时钟信号，en_dplck为一级时钟选通信号，en_par为二级时钟选通信号。由于时钟树驱动电路耗电较大，加上其一级时钟选择电路和二级时钟选择电路的使能信号随不同的操作模式进行开关切换，由此导致时钟树电路的耗电也会有动态的切换。

在DRAM芯片中，时钟树的供电电压由内部的LDO电压供电模块提供。一级时钟选择信号由与省电模式相关的信号生成，当芯片进入省电模式时，时钟树的时钟信号被关掉，耗电减少，电压会有瞬态的上冲；……