林晓玲，梁朝辉，温祺俊

（1.工业和信息化部电子第五研究所，广东　广州　510610；2.电子元器件可靠性物理及其应用技术重点实验室，广东　广州　510610）



3D叠层封装集成电路的芯片分离技术

林晓玲1，2，梁朝辉2，温祺俊2

（1.工业和信息化部电子第五研究所，广东广州510610；2.电子元器件可靠性物理及其应用技术重点实验室，广东广州510610）

摘要：3D叠层封装是高性能器件的一种重要的封装形式，其鲜明的特点为器件的物理分析带来了新的挑战。介绍了一种以微米级区域研磨法为主、化学腐蚀法为辅的芯片分离技术，包括制样方法及技术流程，并给出了实际的应用案例。该技术实现了3D叠层芯片封装器件内部多层芯片的逐层暴露及非顶层芯片中缺陷的物理观察分析，有助于确定最终的失效原因，防止失效的重复出现，对于提高集成度高、容量大的器件的可靠性具有重要的意义。

关键词：3D叠层封装；集成电路；芯片分离技术；区域研磨法；化学腐蚀法

0　引言

采用立体空间实现多芯片互连的3D叠层芯片封装技术，可以在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向利用引线键合或者穿透硅通孔TSV互连等方式叠放两个或以上的芯片。3D叠层芯片封装集成电路能够在提高电路性能的同时，极大地降低电路的功耗，因而成为了高性能器件的新宠[1-3]。

对于全新的3D叠层封装集成电路，有时需通过破坏性的物理分析，检查其内部结构，这就需要将电路内部的多层芯片逐层地暴露，并对各层的内部结构进行目检，以便验证其内部材料、设计和结构是否符合适用的设计文件或其他规定的要求[4]。……