周庆芳

【摘 要】本文在Altera公司开发的Quartus II开发平台上，利用EDA技术，采用VHDL程序设计输入和原理图设计输入混合设计的方式，基于FPGA数字集成电路提出一种简单实用的8B10B编码器的实现方法，完成8B10B编码器模型的设计。其输入输出特性满足8B10B基本原理和核心算法，实现了设计的要求。

【关键词】CPLD 8B10B编码器 EDA indata 时序仿真

一、前言

8B10B编码技术广泛应用在串行连接SCSI、串行ATA、光纤链路、以太网、XAUI、PCI Express总线、Infini Band、Serial Rapid IO、Hyper Transport总线以及IEEE1394b接口（火线）等技术中[1]。8B10B2将8bit代码组合编码成10bit代码，代码组合包括256個数据字符编码和12个控制字符编码，通过仔细选择编码方法可以获得不同的优化特性[2]。在高速串行流中，如果1码元或者0码元有连续多位没有发生变化，就会因为电压的关系而产生误码[3]。8B10B编码方式保证了直流平衡，保证在串行码元流中不会产生超过4个连续的1码元或者0码元，从而防止码间干扰。

二、8B10B编码器的实现

（一）8B10B编码器顶层设计思路

8B10B是一个线路编号，其标注了一个8位符号到10位符号来完成直流平衡和有界视差。这是信号的一个重要属性，其需要在很高速率下发送以减少符号间干扰。8位数据被当作一个10位的实体来传输。这个数据的低5位被编码成6位的组，最高的3位被编码成一个4位组。这些编码被连接在一起在电线上传输从而组成10位的符号[5]。

本文的8B10B编码器采用层次描述方式，也采用原理图输入和文本输入混合方式建立描述语言。8B10B编码器由indata模块、B3B4模块、B5B6模块、outdata模块组成。indata模块实现输入8位信号，并行输出3位信号和5位信号，为下一步3B4B编码和5B6B编码做基础准备。……