张立学+尹东辉

DOI：10.16644/j.cnki.cn33-1094/tp.2016.02.012

摘  要： 应用FPGA设计数字电路时，芯片的运行速度优化与资源利用优化常常是相互矛盾的。以Viterbi译码器中加比选单元（ACS）的设计为例，对采用传统方法和流水线技术方法的设计进行对比，显示采用流水线技术的设计方法在占用较小系统资源情况下可以获得更高的系统运行速度，更适用于FPGA的数字电路设计。

关键词： 流水线技术; FPGA; ACS; Viterbi

中图分类号：TN79.1          文献标志码：A      文章编号：1006-8228（2016）02-42-02

Application of pipeline technology in FPGA design

Zhang Lixue1， Yin Donghui2

（1. The Research of Information and Communication Engineering， Shijiazhuang Non-commissioned Officer Academy of CAPF， Shijiazhuang， Hebei 050061， China; 2. The 3rd Communication Department， Shijiazhuang Non-commissioned Officer Academy of CAPF）

Abstract： When using FPGA to design digital circuit， the optimization of the operation speed and resource utilization of the chip is often contradictory. In this paper， taking the design of add compare select unit （ACS） of Viterbi decoder as an example， compares the design of traditional approach with the design of pipeline technology method， the result showed that the pipelining design method can get higher system running speed with less system resource occupation， more suitable for FPGA digital circuit design.

Key words： pipeline technology; FPGA; ACS; Viterbi

0 引言

FPGA（Field Programmable Gate Array）以其可重构与现场可编程的灵活性被人们所接受，相比于ASIC而言，有着更短的开发周期和更小的前期研发资金投入，在原型板的开发中占据着重要的地位，获得了越来越多的人的青睐[1]。但是EDA技术面对超大规模可编程器件PPGA进行系统设计时，面向芯片运行速度和面向芯片占用面积的两种选择常常是相互矛盾的。对速度指标进行优化的设计，往往占用较多的芯片资源;而对芯片面积指标进行优化的设计，一般难以摆脱系统速度下降的代价。随着深亚微米半导体制造工艺的不断创新和百万门可编程器件的不断推出，系统速度指标的意义日趋重要，采用流水线技术只需增加少量硬件，便可以大大提高系统速度[2]。

1 流水线技术的应用原理

流水线设计就是把规模较大、层次较多的组合逻辑电路分为几个级别，在每一级插入寄存器组暂存中间数据。例如K级的流水线就是从组合逻辑的输入到输出恰好有K个寄存器组（分为K级，每一级都有一个寄存器组），上一级的输出是下一级的输入而又无反馈的电路。……