基于Nios II的动爆冲击波记录仪设计

2016-01-17刘雪飞马铁华王俊峰尤文斌

自动化与仪表 2016年2期

刘雪飞，马铁华，王俊峰，尤文斌，崔敏

（1.中北大学电子测试技术国家重点实验室，太原030051；2.中北大学仪器科学与动态测试教育部重点实验室，太原030051）

随着航天科技的发展及未来战争精确打击的需求，能够准确测试动爆冲击波的各项性能参数是衡量评估导弹战斗部毁伤效应的重要依据[1-2]。传统动爆冲击波记录仪多以微处理器（单片机、ARM或DSP）为主控制器，或以微处理器与FPGA／CPLD相结合的方式[3-5]。上述硬CPU+FPGA的设计方案，设计者不仅要在微处理器的选型及与FPGA/CPLD相互匹配的过程中花费时间，且当系统的设计方案改变时，需再选器件及重新设计PCB板。

针对上述问题，提出了一种基于Nios II的动爆冲击波记录仪设计方案。该方案以SOPC技术为基础，将整个控制系统构建在单片FPGA（field programmable gate array）上，具有体积小、开发周期短、可靠性高等优点。

1 记录仪总体设计

1.1 系统结构组成

动爆冲击波记录仪结构组成如图1所示，包括中心逻辑控制电路、数据采集接口电路、Flash存储模块、时钟、配置电路、读数接口、电源管理模块。Nios II软核处理器为记录仪核心控制器，控制与协调整个测试系统中各部分的协作与运行。

图1 记录仪系统框图Fig.1 Block diagram of recorder system

在FPGA内用硬件描述语言VHDL设计AD逻辑控制、数据编码等功能。使用Quartus II工具的Megawizard Plug_In Manager设置相应的参数，构建4 KB的内部 FIFO来缓存数字量，并采取半满即读的方式，即FIFO中存储2 KB数据时，给出半满标志 HF。使用嵌入在Quartus II工具中的 SOPC Builder系统集成工具，从IP组件中定义和建立Nios II嵌入式系统。