厦门紫光展锐科技有限公司 林远镇

集美大学信息工程学院 韦素芬 潘金艳

纳米工艺下集成电路物理集成设计人才的培养探索

厦门紫光展锐科技有限公司 林远镇

集美大学信息工程学院 韦素芬 潘金艳

本文介绍16nm FinFET工艺下集成电路的物理集成流程，分析了先进工艺下物理集成工程师所面临的问题和挑战。为了更好地适应新的要求，对我国高校IC人才培养的相关环节提出了探索性的建议。

设计流程；物理集成； FinFET工艺；人才培养

1 集成电路工艺的发展

在半导体领域，晶体管的栅极宽度（或称为沟道长度）代表着半导体制程进步的程度，沟道长度越小，制程越先进。作为当前仍然是主流工艺的金属氧化物场效应晶体管（MOSFET），从第一次被使用到现在已经有了40年的历史。工艺从0.18um、0.13um发展到90nm、65nm甚至到40nm、28nm。但是随着沟道长度缩小到20nm以下之后，源极和漏极之间的距离非常接近，器件的性能指标正在接近物理极限，尤其是短沟道效应（SCE）越来越不容忽视。原本载流子在晶体管中由源极流向漏极是受栅极控制，但是随之栅极宽度的缩小，栅极对于电流的控制力就变小，漏电（power leakage）就会非常严重。鳍式场效应晶体管（FinFET）作为新型结构器件，晶体管的沟道被3D结构的栅极所包裹，其剖面结构图如图1所示。FinFET增强了栅控能力，有效地抑制了SCE，降低了集成电路的漏电现象，使得新摩尔定律得以延续[1]。因此，当集成电路的工艺尺寸能继续缩小到20nm以下，甚至16nm/14nm/ 10nm，FinFET结构在其中起到了关键的作用[2]。

图1 鳍式场效应晶体管（FinFET）剖面结构图

2 纳米工艺下集成电路物理设计流程

在集成电路工艺发展到16nm/14nm以下之后，采用FinFET结构，芯片的物理集成方面遇到如下挑战：(1)为了得到正确的物理图形，在工艺上采用了双重图形光刻技术（DPT）——双次曝光、双次刻蚀。(2)布局依赖效应，在28nm以上的工艺已经有所表现，但是随之工艺尺寸的缩小，这个问题越来越明显。(3)金属层的电阻差值在最高层和最底层之间相差甚至达到50倍以上。(4)电子飘移的（EM）随着工艺尺寸的缩小也越来越严重。(5)各种新的设计规则。(6)芯片功能更复杂，包含数亿个晶体管，而且复杂度呈指数级增长。但是产品的上市时间（time-tomarket）却要求越来越短。

图2 16nm FinFET集成电路物理设计实现流程图

以上所有这些挑战都要求集成电路物理设计人员需要在一套成熟的设计流程。图2示意性地给出16nm FinFET工艺集成电路物理设计实现流程，包括了从布局布线->寄生参数提取->时序分析与时序优化、功耗分析与功耗优化->物理验证。从图2的左侧列可以看出：当工艺从传统平面工艺转为FinFET之后，每一个物理集成的步骤，均需要更复杂的工艺库的支持。

图3.1 FinFET寄生电容的组成——剖面图

而在所有物理集成的环节当中，受到影响最大的是寄生参数的提取。图3.1以剖面图的角度展示了FinFET寄生电容的组成，图3.2以顶视图的角度展示了FinFET寄生电容的组成。 FinFET 本身3D结构的栅极的形式，会使得栅与其它外部之间在多维方向都有寄生电容。而位于衬底绝缘层上方的源区与漏区之间的鳍也与其它外部之间存在多个寄生电容。所以，FinFET整体寄生电容模型更复杂，寄生电容的准确提取也会更困难。除了电容之外，电流在鳍式结构中分配不一致性也造成电阻抽取的复杂性。

图3.2 FinFET寄生电容的组成——顶视图

3 高校培养集成电路物理设计人才的探索与思考

3.1 集成电路教学方面的课程设置及实践类课程的配合

培养具备创新能力大学生是当今我国高校建设的核心任务之一，刻不容缓，而又任重而道远。而对于技术日新月异的集成电路设计领域来说，不但高校的课程内容要不断更新，而且要理论与实践相结合，以培养自主学习能力强、动手解决问题能力强的学生[3]-[4]。

(1)课程体系的思考：课程体系的建设要注重全面性、先进性、时效性、开放性和前瞻性[5]-[6]。全面性是指包括了从系统设计、模块设计、物理集成、芯片制造、封装与测试、器件与材料等全方位的考虑。而先进性、时效性与开放性是指：随着技术的进一步发展，课程内容要随之不断更新。以培养物理集成工程师为例，使得学生不但正确理解集成电路基本的理论，还要使他们了解当今业界纳米工艺下集成电路物理集成主流的设计流程；以及物理设计工程师所要面临的问题和解决问题的思路。而课程体系的前瞻性是指：高校还要站在新技术的最前沿，进行引导性的教学，使得学生对于技术发展的趋势有一定的了解。

(2)理论学习与实践类课程相配合的思考：根据集成电路设计的特点，在保证一定学时的理论课程的基础之上，必须设置充足课时的实验课和课程设计等实践类课程。使得学生通过利用EDA软件亲自完成小型模块的设计、仿真、验证、测试。不但加深对理论知识的理解，而且对于集成电路设计也会有更直观的认识。

(3)充分利用大学计划及集成电路设计平台（ICC平台）的建议：由于集成电路EDA软件价格昂贵，所以高校有必要积极与业界领先EDA公式进行大学计划的合作，以相对低的价格购买EDA软件。同时，还要利用高校当地的集成电路设计平台（ICC平台）的软件、硬件环境，设置合理的实践类课程。除此之外，由于芯片流片一次的费用高，所以实践类课程和科研项目的流片要充分利用政府对于高校集成电路MPW流片的补助，将一次MPW流片的费用降到最低。也使得在一定教学经费预算下，能够拥有更多次实际芯片Tape-Out、流片、以及芯片实测的经验。

(4)与企业进行积极合作的建议：通过校企合作和科研项目，使得教师充分了解业界技术发展的最新动态和人才需求，在人才培养方向上能做到有的放矢。营造良好的工程教育环境，使得师生在有实际意义的工程环境中得到提高。

3.2 集成电路设计大赛的改革建议——引入纳米级工艺

由北京电子协会主办的大学生集成电路设计大赛面向大学生和研究生的专业性科技活动，是考察学生集成电路专业理论知识和解决实际问题能力的比赛，调动了广大学生学习集成电路学科专业知识的积极性。集成电路设计大赛有利于促进学科的建设和发展；提高教学质量；促进学生综合素质的提高和高校培养质量的提高；有利于增加学校的知名度；有利于增强学习氛围，促进良好学风[6]。

但是随着数字集成电路芯片功能复杂性和时钟频率的进一步提高，以及相对应的纳米FinFET工艺的出现和完善，越来越多的数学芯片采用16nm以下的FinFET工艺，因此业界日益需要掌握先进物理集成方法学的物理集成工程师。因此，建议大学生集成电路设计大赛从现在以模拟电路设计为主，逐渐转变为既包含传统工艺模拟集成电路设计的竞赛单元、FPGA竞赛单元、也包含基于纳米先进工艺的数字集成电路设计竞赛单元。使得数字集成电路设计的参赛队伍能够以比赛为契机，接触到纳米FinFET工艺下更复杂的基本单元模型库、了解并实际使用纳米工艺下物理集成的方法学进行设计。在实战中锻炼队伍，提高能力。

[1]Iwai, H．, Logic LSI technology roadmap for 22 nm and beyond, Physical and Failure Analysis of Integrated Circuits, 2009． IPFA 2009． 16th IEEE International Symposium on the Date of Conference: 6-10 July 2009．

[2]Shien-Yang Wu,Lin,C．Y．,Chiang, M．C．,Liaw,J．J．,A 16nm FinFET CMOS technology for mobile SoC and computing applications ,Electron Devices Meeting (IEDM),2013 IEEE International(2013),Pages: 9．1．1-9．1．4, DOI: 10．1109/IEDM．2013．6724591．

[3]王志功,王欣,国外集成电路设计人才培养和环境建设国家与地区计划简介[J]．电气电子教学学报,Nov． 2000,22(4):8-13．

[4]肖莹莹．普通高校集成电路设计人才培养探索[J]．劳动保障世界,24-25．

[5]汪金辉,侯立刚,集成电路设计大赛与创新能力培养[J]．电子世界,Jan．2012:161-162．

[6]耿淑琴,侯立刚．参加2011北京大学生集成电路的启示[J]．电子世界,Jan．2012,31-33．

林远镇（1987-），男，硕士，工程师，厦门紫光展锐科技有限公司SOC高级设计工程师，研究方向：数字集成电路的物理集成。

致谢：感谢集美大学教育教学改革项目（C15555）对本课题的资助。