李仁发　徐实　赵振宇　王耀　刘畅　胡逸騉

摘 要：随着SoC方法学的使用，集成电路越来越复杂，设计规模越来越大，连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法，即优化关键单元的布局，并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距，指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28 nm工艺下，在间距200 μm～250 μm时插入8倍驱动（×8）规格的反相器（缓冲器）时效果最好.其次，将互连线上的缓冲器换成反相器， 互连延迟能降低10%.第三，使用更宽的走线能使长互连线延时再降低20～30 ps.

关键词：物理设计；预布局；长线优化；EDA；优化时序

中图分类号：TP302.4 文献标识码：A

随着集成电路工艺的进步，高性能处理器的设计规模已超过10亿晶体管，更多的物理资源，更高的器件密度导致后端物理设计变得越来越复杂，时序收敛成为高性能处理器实现的关键节点[1].在深亚微米工艺中，互连线延时与单元延时在整个电路延时中严重影响着时序的收敛，如何优化长线时序是当前的研究热点.

当前，互连线延迟优化方法的研究工作主要面向自动化工具建模.文献[2]提出了一种在EDA工具中使用基于预布局的时序优化方法，但是这种方法纯粹依赖EDA工具进行时序优化很难达到预期的效果，经常需要对关键路径进行手动修改.文献[3]从3D IC设……