罗 宇 岳 淼 傅 饶

（西华师范大学计算机学院，四川 南充 637000）

VHDL中配置语句的基本用法

罗 宇 岳 淼 傅 饶

（西华师范大学计算机学院，四川 南充 637000）

在VHDL语言中，配置可以把特定的结构体关联到（或指定给）一个确定的实体。通常在VHDL工程中，配置语句可以为实体指定或配属一个结构体，让一个实体配置不同的结构体以使其具有不同的功能或比较不同结构体的仿真差别等。本文介绍了配置语句的基本格式，并通过例子讲解配置语句的基本用法。

VHDL；配置；实体；结构体

1 概述

目前，常用的HDL（硬件描述语言）主要有VHDL、Verilog HDL、System Verilog和System C。其中VHDL在EDA设计中应用相当普遍，也得到几乎所有主流EDA工具的支持。VHDL一个完整的、可综合的程序结构，一般包括库（library）、程序包（Package）、实体（entity）、结构体（structure）和配置（configuration）。

配置是把元件具体安装到实体的最基本设计单元。在综合或仿真中，可以利用配置语句为确定整个设计提供许多有用信息。例如，对以元件例化的层次方式构成的VHDL设计实体，就可以把配置语句的设置看成一个元件表，以配置语句指定在顶层设计中的某一元件与一特定结构体相衔接，或赋予特定属性。配置语句还能用于对元件端口连接进行重新安排等。

一般地，配置语句的用法有默认配置法、元件配置法和实体-结构体对配置法三种。

2 默认配置法

默认配置是一种最简单形式的显式配置，不含任何块语句和元件的模块用这种配置，默认配置指定配置实体的配置名和为实体指定的结构体。其一般格式如下：