伍建辉, 许 艳, 肖 芳, 刘林兴

(1. 湖南理工学院 信息与通信工程学院, 湖南 岳阳 414006; 2. 湖南理工学院 计算机学院, 湖南 岳阳 414006)

GPS/BDS自动校时系统的研究

伍建辉1, 许 艳2, 肖 芳1, 刘林兴1

(1. 湖南理工学院 信息与通信工程学院, 湖南 岳阳 414006; 2. 湖南理工学院 计算机学院, 湖南 岳阳 414006)

给出了GPS/BDS自动校时系统的设计方案, FPGA通过GPS/BDS授时接收机对接收到的时间信息进行处理,完成自动校时和计时功能. 本系统的最大的优点是采用FPGA作为精确计时的控制芯片, 采用GPS/BDS授时接收机作为高安全性、高可靠性的标准时钟源.

GPS/BDS; 自动校时; FPGA

引言

随着科学技术的飞速发展, 传统的钟表已不能满足现代社会对时间同步的精度要求, 特别是在某些特定领域, 如全国考务、电力、交通、金融、通信以及国防建设等, 对时间同步的精度要求也越来越高. 根据授时方式的不同, 高精度授时系统可分为专线授时、广播电视信号授时、网络授时、电话授时和卫星授时等类型, 其中卫星授时精度最高, 专线授时和电视授时次之, 因特网和电话授时误差较大.

目前, 全球使用较为广泛的卫星授时为GPS授时系统. 我国使用高精度授时系统的领域较为特殊, 若采用美国GPS作为授时基准, 会存在一定的安全隐患. 本文从系统的安全性、稳定性和可靠性出发, 提出一种GPS/BDS自动校时系统的设计方案.

1 系统构成

如图1所示, 本系统主要由GPS/BDS授时接收机、FPGA控制单元、按键控制电路和LCD显示模块4个部分组成.

1.1 GPS/BDS授时接收机

GPS/BDS授时接收机[1]选用北京华力创通科技有限公司生产的一款高性能GPS/BDS双系统授时接收机, 如图 2所示. 该接收机需连接 GPS/BDS接收天线和电源, 待其达到工作状态后, 将接收到的信息以NMEA-0183数据格式, 通过串口发送给微处理器或PC机.

图1 GPS/BDS自动校时系统框图

图2 GPS/BDS 授时接收机

1.2 FPGA控制单元

FPGA控制单元[2]采用的是Altera公司的Cyclone Ⅲ系列产品EP3C16Q240C8, 具有15408个逻辑单元、504KB的RAM资源、56个18×18乘法器、4个PLL, 可用I/O数达136个. FPGA通过芯片的第100、101脚与GPS/BDS授时接收机通讯; 通过第81、82、83、84、85脚控制LCD显示模块; 通过第86、87、93、94脚对按键进行检测; 通过第112、111、110、108脚对LED指示灯进行控制.

1.3 LCD显示模块

LCD显示模块选用的是C系列128×64中文液晶显示模块, 可以显示字母、符号、中文字型和图形. 设置LCD显示模块PSB引脚为低电平, FPGA采用串行方式, 通过CS、SCLK、STD引脚对显示模块进行显示控制.

2 系统软件设计

本系统以FPGA[3]为硬件平台, 采用Verilog HDL语言, 在Quartus Ⅱ开发软件中设计GPS/BDS自动校时系统, 具有计时、手动校时、自动校时和液晶显示功能.

2.1 计时模块设计

计时模块分为时、分、秒计时和年、月、日计时, 具体说明如下:

(1) 以系统时钟作为主频, 产生1路秒脉冲;

(2) 以秒脉冲作为时、分、秒计时的计数时钟信号, 若秒计数加至60瞬间, 分计数加1, 同时秒计数清零; 若分计数加至60瞬间, 时计数加1, 分计数清零; 若时计数加至24瞬间, 产生1路日脉冲, 时计数清零;

(3) 以日脉冲作为年、月、日计时的计数时钟信号, 通过系统辨认本月的总天数(28天、29天、30天、31天四种情况), 待日计数等于本月总天数加1瞬间, 月计数加1, 日计数清零; 待月计数等于12瞬间, 年计数加1, 月计数清零.

利用QuartusⅡ和Modelsim 6.4a软件, 对计时模块进行时序仿真, 如图3所示.

图3 计时模块时序仿真图

2.2 手动/自动校时模块设计

电子钟会因为某种因素导致走时不准, 所以系统必须考虑校时功能.本系统的校时功能采用手动校时和自动校时两种模式. 手动校时主要是通过按键来实现时间和日期的校准; 自动校时主要是通过 GPS/BDS授时接收机来实现校时功能, FPGA接收GPS/BDS授时接收机[4]发来的数据信息, 从中筛选出有用的时间信息, 具体实现流程图如图4所示.

2.3 LCD驱动模块设计

在整个系统中, LCD显示模块主要完成时间和日期的显示. FPGA控制LCD显示模块的底层驱动程序, 主要分为串行传输接口子程序、LCD写数据子程序和LCD写命令子程序, 其中串行传输接口时序如图5所示. 首先传输同步位字符串(5’b11111); 其次发送传输方向位(RW)和寄存器选择位(RS), 然后第8比特为”0”; 最后发送数据, 数据分为高4位(D7～D4)和低4位(D3～D0).

图4 自动校时流程图

图5 串行传输时序图

3 系统分析

图6为本文设计的GPS/BDS自动授时系统. 市场上石英晶体可提供大约±5～±25ppm的计时精度, 即每日的计时误差约为 0.432～2.16s; 而本系统 FPGA 控制芯片的主频为200MHz, 计时精度为 5ns, 每日的计时误差约为 0.000432s,从计时精度比较, 本系统计时精度比石英晶体高1000倍. 从校时功能比较, 本系统具有手动校时和 GPS/BDS自动校时,大大减弱了对GPS授时的依赖性, 大大的提高了系统的安全性和可靠性. 经过长时间运行测试结果表明: 本系统能以非常精确的时间稳定运行, 完全达到系统的设计要求.

图6 GPS/BDS自动授时系统

4 结论

本文提出了以FPGA为控制芯片, 由GPS/BDS授时接收机、 LCD显示和按键控制等组成的GPS/BDS

自动校时系统. 该系统以GPS/BDS接收机获取准确的时间信息作为标准的时钟源, 通过FPGA完成时间校正和计时功能. 本系统采用FPGA作为控制芯片极大的提高了系统计时的精度; 同时利用GPS/BDS授时接收机来获取标准时间信息, 提高了系统标准时钟源的安全性和可靠性.

[1] 李 建, 谢小荣, 韩英铎, 等. 北斗卫星导航系统与GPS互备授时的分布式相量测量单元[J]. 电网技术, 2005, 29(9): 1～5

[2] 陈欣波. Altera FPGA工程师成长手册[M]. 北京: 清华大学出版社, 2012

[3] 纪欣然, 丁 一, 梁致源. 基于FPGA的多功能数字钟设计[J]. 电子设计工程, 2012, 20(16): 177～179

[4] 王 泉. 北斗卫星通信授时系统设计及应用[D]. 西安: 西北大学硕士学位论文, 2009

Research on the Automatic Time-correction System of GPS/BDS

WU Jian-hui1, XU yan2, XIAO Fang1, LIU Lin-xing1
(1. College of Information & Communication Engineering, Hunan Institute of Science and Technology, Yueyang 414006, China; 2. College of Computer Science, Hunan Institute of Science and Technology, Yueyang 414006, China)

The paper proposes a designing plan of an automatic time-correction system of GPS/BDS. FPGA completes time-correction and timing function by processing the time information from the time transfer GPS/BDS receiver. The most remarkable advantage of the system is that it uses FPGA as precise timing control chip and uses the time transfer GPS/BDS receiver as high security and high reliability standard clock source.

GPS/BDS; automatic time-correction; FPGA

TN965+.6

A

1672-5298(2014)04-0068-03

2014-09-28

伍建辉(1984− ), 男, 湖南汨罗人, 硕士, 湖南理工学院信息与通信工程学院教师. 主要研究方向: 信号与信息处理