一种低相位噪声采样时钟源的设计

2014-03-13蒋小强苏安刚赵宝林

电子科技 2014年6期

蒋小强，石玉，苏安刚，赵宝林

(电子科技大学微电子与固体电子学院，四川成都 610054)

近年来软件无线电以其信号处理软件化、兼容性强、易于升级、系统稳定等优势得到了快速发展。软件无线电技术要求直接对射频信号进行采样。而这对采样时钟提出了严格的要求。正如式(1)所示，采样时钟的抖动会引起ADC 输出信号信噪比的恶化。且在抖动一定的情况下，输入频率越高，信噪比恶化越严重。所以直接射频采样软件无线电系统，对采样时钟引起的抖动有着更为严格的要求。

抖动和相位噪声是同一事物的两种表示方法。抖动均方根与相位噪声之间的关系为

基于此，本文的讨论均以相位噪声展开。

本文设计了一款具有高精度、低相位噪声的采样频率源。输出频率在45 ～75 MHz 范围内0.01 Hz 可调，相位噪声优于－119 dBc@1 kHz、－116 dBc@100 kHz。

1 设计原理

锁相环(Phase Locked Loop，PLL)结合了压控振荡器和标准时钟源的优势，输出信号的短期、长期稳定度均较好。且其等效为一窄带滤波器，并能有效抑制干扰信号，进而提高输出信号杂散指标。但与DDS(Direct Digital Synthesis)相比，PLL 的分辨率则较差。要提高其分辨率，则需大幅增加体积和成本。相反，DDS 可轻松实现10－7Hz 的频率分辨率。但DDS 也存在不足，其是一种采样系统，输出频率上线理论为时钟的1/2。实际工程应用中，输出频率上限一般取时钟的1/4 ～1/3 以保证曲线平滑。本设计结合了二者的优势，采用PLL+DDS 方案。PLL 将低相位噪声、高稳定度的50 MHz 参考时钟锁定到1 000 MHz。而DDS则更具用户指令输出所需的频率信号。镜像抑制滤波器接在DDS 后端，从而抑制镜像频率，减少输出杂波。图1 给出了设计框图。

图1 设计框图

1.1 锁相环

PLL 是一种被广泛采用的频率合成方法。其系统框图如图2 所示。PLL 主要由鉴相器、环路滤波器、压控振荡器、N 分频器组成。鉴相器输出反映了参考时钟和N 分频器输出信号的相位差。相位差越大，误差信号越大。环路滤波器是一低通滤波器，用于滤除误差信号中高频成分。经滤波的误差信号控制压控振荡器产生所需振荡信号［1－2］。PLL 输入输出频率需满足式(3)。

图2 PLL 框图

PLL 的输出相位噪声除与各部件的噪声性能有关系外，还受环路带宽的影响。由图3 的噪声模型［1］可分析出环路总的输出噪声满足式(4)。

图3 PLL 噪声分析模型

1.2 DDS 原理

DDS 是从参考频率源中通过数字控制产生频率的方法。DDS 因具有跳频时间短、相位连续、分辨率高、相位噪声低等优点而被广泛使用于频率源的设计中。相位累加器、相位幅度转换单元、数模转换器是DDS的基本构成要素。图4 为DDS 的结构框图。

图4 DDS 结构框图

在参考时钟的推动下，相位累加器将产生的相位地址送至“相位幅度转换单元”。“相位幅度转换单元”由一个存储有正弦幅度值的只读存储器构成，其将累加器的输出作为寻址地址并将该地址对应的幅度值传输给数模转换器(DAC)。DAC 将输入的数字序列转换为连续的模拟信号。DAC 输出的模拟信号含有高频分量，不能直接供系统使用，必须采用一镜频抑制滤波器滤除镜像频率从而得到光滑的正弦信号。一般的DDS 芯片均不自带抗镜像频率滤波器，需自行设计。

DDS 的输出频率如下式

其中，fo为输出频率;FTW 为频率控制字;N 为相位累加器数据位宽度;fR为参考时钟频率。相位累加器数据位宽度N 一般为32 位，在一些高性能DDS 系统中N 甚至高达48 位。从式(5)可知，在参考频率fR及相位累加器数据位宽度N 一定的情况下，输出频率仅由FTW 控制。从这一角度讲，DDS 系统可方便的进行频率调谐。另外，N 值较大，DDS 的输出频率调谐分辨率非常高，这是其他类型频率合成器所无法比拟的。

DDS 可看成一个分频系统，其输出信号相位噪声相比参考时钟会有所改善。具体改善量可由下式计算得到

其中，Pni和Pno分别输入输出信号相位噪声，单位dB;N 为分频因子。

DDS 是一典型的数据采样系统，其输出将含有大量镜像频率。图5 为一DDS 输出频谱图。因此需在DDS 输出端级联一级低通滤波器滤除第一奈奎斯特以外的频率分量。

图5 DDS 输出频谱图

1.3 选频滤波器

由上节可知，DDS 输出需利用选频网络滤除无需的频率分量。设计采用以过渡带陡峭而得到广泛使用的椭圆函数低通滤波器实现。这类滤波器的设计理论和方法均已成熟，故此处不再赘述，详见文献［4］。

2 设计实现

设计中锁相环芯片采用ADI 公司的ADF4106。该器件集成有数字R 分频器、数字N 分频器、数字鉴相器和电荷泵，外围电路简单。只需外接环路滤波器和压控振荡器便可工作。其的归一化噪声基底为－223 dBc/Hz，适用于射频输入为500 ～6 000 MHz 频率合成应用［5］。设计采用如图6 所示的三阶无源环路滤波器。鉴相频率和环路带宽分别设为1 MHz 和50 kHz，环路器为三阶结构，如图4 所示。压控振荡器采用RFMD 公司的UMS－1400－A16。其调谐电压低，仅使用简单的无源环路滤波器便可对其进行控制。

图6 环路滤波器

直接数字频率合成器选用ADI 公司的完全DDS器件AD9912。AD9912 集成了一个48 位的相位累加器和一个14 位的ADC，输出155 MHz 时相位噪声可达－131 dBc/Hz@10 kHz［6－8］。其参考时钟由PLL 将50 MHz 的恒温晶振信号锁定到1 GHz 提供。根据目标频率设定合适的频率控制字即可输出所需频率。

镜像抑制滤波器采用图7(a)所示的具有3 个抽头的椭圆函数低通滤波器。传输特性曲线如图7(b)所示，该滤波器在80 MHz 处抑制度达43 dBm。能起到较好地抑制二次及以上谐波和镜像频率，从而提高频谱纯度，并优化采样系统性能［5］。

图7 滤波器及仿真曲线

3 测试结果

采用安捷伦N9030A 信号分析仪对样品进行了测试。如图8 所示，在最高频率75 MHz 测得相位噪声为－119.11 dBc/Hz@1 kHz、－119.16 dBc/Hz@10 kHz、－116.10 dBc/Hz@100 kHz。满足设计要求。从测试曲线可看出，在偏移载频10 ～100 kHz 频率范围内，相位噪声曲线不完全满足单调下降的规律，这是因为:(1)由环路滤波器的阻容器件值有一定误差。(2)电源并非理想直流电平，叠加的干扰信号影响了相位噪声性能。合理调整环路滤波器，并加强电源滤波即可让相位噪声曲线呈单调下降趋势。