洪兴勇 ，洪 一 ，2

(1.合肥工业大学 计算机与信息学院，安徽 合肥 230009；2.中国电子科技集团第38研究所，安徽 合肥 230031)

自1978年以来，我国的集成电路用量和产量几乎以平均每年20%的速度同步增长，集成电路生产中心也在向中国大陆转移，使我国IC产业迅速发展。目前IC制造工艺水平已达到28 nm，为设计高性能DSP系统打下了牢固的基础。DSP处理器速度与存储器速度之间的差异是DSP体系结构设计的一个瓶颈问题，在DSP处理器的存储层次中，Cache是离处理器内核最近的一层存储器，而Cache技术是有效解决DSP处理器的存储层问题的重要技术[1]。可以依据Cache的速度和命中率来配置Cache的参数，使Cache的性能达到最佳[2]。

1 BWDSP处理器总体结构

BWDSP处理器是中国电子集团第38研究所自主研制的一款32 bit静态超标量处理器，采用8发射、11级流水线、SIMD架构。处理器指令总线宽度为512 bit，数据总线位宽为256 bit；指令存储空间和数据存储空间在物理上是分开的，指令存储空间大小为2 MB，指令Cache空间为512 KB，数据存储空间为8 MB；取指程序计数器每变化一次，从指令Cache中取出8条指令为一个256 bit指令包进入指令流水线。BWDSP处理器的执行部件包含在4 个执行宏中，分别为 macro x、macro y、macro z、macro t。指令译码单元解析从指令包中得到的并行指令，并决定指令在那些执行宏中运行，进而为指令分配对应执行宏中的执行资源，并且把指令翻译为微操作，发射到4个执行宏。高性能DSP处理器总体结构如图1所示。

在高性能DSP处理器上对指令进行重复访问时，指令Cache的失效次数与指令空间大小的关系：首先计算第一次重复访问时的失效次数。……