汪明娟，李 曦，张孟迪，任 铮，，胡少坚，石艳玲*

(1.华东师范大学电子工程系，上海200241;2.上海集成电路研发中心，上海201210)

随着半导体器件特征尺寸日益减小并进入纳米级别，版图面积不断缩小，各种物理效应变得越来越显著，使MOSFET 的阈值电压发生漂移，载流子的迁移率发生变化，进而改变了器件的输出特性［1－4］。

在纳米级的电路中，应力技术已成为提高CMOS性能不可缺少的一部分。通过DSL(Dual Stress Liner)技术和SMT(Stress Memorization Technique)技术获取高的饱和电流［5－6］，采用Embedded SiGe 技术［7－8］增加沟道应力，从而提高载流子的迁移率。以及STI(Shallow Trench Isolation)［9］无意识的引入应力。但是同时这些技术的引入，让版图结构对器件的影响越来越显著，我们从版图布局来考虑各种应力对器件性能的影响，以此建立版图相关的应力模型［10－12］。

至今已经提出了多种版图相关的应力模型，如STI引起的机械应力模型［13］、WPE(Well－Edge Proximity Effect)模型［14］、由于接触孔带来的刻蚀终止层所引起的应力模型［15］等等。在现有文献中的应力模型中，没有单独地分析多晶硅栅极相关应力效应的模型。

本文描述的版图相关的应力模型采用的是45 nm 工艺器件，考虑了栅极PC 相关的版图效应:相邻PC 的间距、dummy PC 个数，并且考虑不同l/w 尺寸的器件下PC 间距作用，有一定的扩展性。根据以上版图效应，绘制不同尺寸的器件，对器件进行测试和计算得到Idlin、Idsat、Vtlin、Vtsat随着版图参数变化的曲线图。根据数据变化趋势，提出一个经验PSP 模型。该应力模型，是在原有的PSP 模型中，引入版图参数和相应的影响系数，并将这些参数和模型公式以子电路的形式引入到PSP SPICE 模型平台中去，重新定义PSP 模型中的两个基本参数μ0和VFB0。……