杨 兵 ，罗 静，于宗光1，

(1.江南大学物联网学院，江苏 无锡214122;2.中国电子科技集团公司第五十八研究所，江苏 无锡214035)

大规模集成电路面临的一个普遍的可靠性问题是由ESD((Electro－Static－Discharge)静电引起的芯片失效问题，行业有足够多的报道及实践证明，至少35%的芯片失效是由ESD 失效引起的［1］。所以ESD 防护设计是值得电路设计师高度关注的一个焦点。并随着芯片制造工艺技术向亚微米、深亚米及纳米级发展，芯片的规模与复杂度呈指数级增长，ESD 防护设计受工艺、器件、电路以及系统等各个层面因素的影响越来越大，设计也变得更加复杂，且因为其设计与电路相关性极强，也是电路设计师所面临的一个关键设计挑战。常规ESD 设计往往在输入、输出PAD 以及电源、地PAD 附近放置ESD 防护结构，但即使已有这些适当的ESD 防护电路，仍会出现芯片内部电路因ESD 失效而发生的异常损伤问题［2］。近年来我们研制的多个电路实验也证明，常常带有ESD 保护结构［3－6］的端口在ESD 试验之后都很正常，但芯片内部已经出现很多问题。所以ESD 防护设计必须要注意全芯片防护架构的设计，才能够真正避免内部电路发生异常操作问题［6］。

1 ESD 保护原理

ESD 保护电路设计的目的就是要避免工作电路成为ESD 的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD 电流引入电源线［8］。这个低阻旁路不但要能吸收ESD 电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作……