高国平，蒋 婷，韩兆芳，孙云华

（中国电子科技集团公司第58研究所，江苏 无锡，214035）

1 引言

ESD（Electro-Static Discharge）对芯片设计者来说是一个主要的可靠性问题。众所周知，客户反馈的失效电路中，有相当一部份和ESD损伤有关。为了防止电路的ESD损伤，芯片的I/O端口和电源－地之间都必须放入ESD保护电路。然而，加入的ESD保护电路可能会影响到电路的功能和参数，或者I/O端口的电路（如缓冲器）也可能会降低ESD保护电路的能力。因此，ESD保护电路设计需要一种有效的方法来优化ESD保护电路、I/O端口的电路以及芯片内部的电路。

在静电放电时，ESD保护器件如NMOS工作在非常规的状态，例如高电压、大电流、高温。MOS管工作在snapback模式，如GGNMOS（栅接地的NMOS）和GCNMOS（栅耦合的NMOS），广泛用于CMOS工艺的ESD保护。横向NPN晶体管寄生在NMOS管中（漏端＝集电极，衬底＝基极，源端＝发射极），其中集电极-基极间的击穿效应是snapback特性的关键。

目前，ESD保护设计有四种方法：

（1）尝试-优化（trial and error）的方法仍在ESD设计方法中占着主要的地位，此方法的主要缺点是开发时间的不确定。

（2）开发新的SPICE 模型，此方法只能在特定的仿真器仿真，很难移植到商用的SPICE仿真器，如ADS、Eldo、HSPICE、Spectre。

（3）使用行为级语言Verilog-A或VHDL-A对ESD相关的参数建模，其优点是适用于常用的商业仿真器，缺点是仿真速度慢，会遇到不收敛的问题。

（4）使用存在的先进BJT模型建模，如VBIC、MEXTRAM、HICUM。其优点是BJT模型被大多数SPICE仿真器支持，仿真速度快，易于收敛，缺点是需要提取的参数较多。

由于第四种方法的优点比较突出，本文主要介绍这种方法，它的缺点是参数较多，可以通过使用专业的提模型参数软件（如BSIMProPlus、ICCAP、MBP、UTMOS），来测量和提取参数。……