寇春梅，李洪霞

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 背景介绍

在CMOS器件特征尺寸0.8μm以上时，通常采用2层金属互连布线，其金属互连线间隙大，通常采用淀积PECVD（等离子体增强化学气相淀积）二氧化硅薄膜，旋涂光刻胶后进行Etchback（反腐蚀）的平坦化工艺，如图1。

随着CMOS器件特征尺寸减小到0.5μm以内，集成电路规模迅速提升，金属内连线层数增加，金属连线间隙继续收缩，受限于PECVD SiO2工艺台阶覆盖率50%（@aspect ratio=1:1）的限制[1]，这些间隙变得难以完全填充，集成电路顶部形貌变得崎岖不平。由于急剧增加的高度差使得金属连线加工难度增加、可靠性降低，因此必须采用SOG（spin on glass旋涂玻璃）和Etchback的平坦化工艺（如图2）降低集成电路顶部形貌的高度差，以得到合理的金属互连线工艺。

图1 Etchback的平坦化工艺

图2 SOG和Etchback的平坦化工艺

2 平坦化工艺流程

实验中我们采用的流程如图3所示。在已经完成前段CMOS器件制造的产品圆片上进行金属1淀积，通过金属1光刻和金属1腐蚀完成第一层金属层的图形转换，此时形成金属连线层的台阶形貌，其纵宽比达到1:1；为了实现对于金属台阶和间隙的完全填充，采用了SOG介质平坦化工艺，它主要包括IMD1-1淀积，2次SOG涂布和处理以及后续的SOG固化；接着进行SOG反腐蚀工艺，只留下间隙内和台阶处的SOG材料，金属1台阶上的SOG材料全部被刻蚀干净；再进行IMD1-2淀积完成金属间介质平坦化工艺，后续进行钨插塞（W-plug）工艺，接着重复上述从金属1到钨插塞工艺的循环来完成金属2工艺，接着循环完成金属3工艺，钝化合金后形成完整工艺流程。

3 实验过程

3.1 实验一

图3 平坦化工艺流程

在进行平坦化工艺前，我们对模拟金属台阶测试结构（如图4）对IMD1-1的台阶覆盖情况，以及IMD1-1的厚度对gap（金属台阶的开口大小）的影响进行测试，通过满足SOG最小间隙填充能力0.2μm来确定IMD1-1的厚度上限。图5中采用0.4μm～1.0μm不同的间隙尺寸变化来确定最小设计尺寸0.7μm能够满足的IMD1-1厚度，并保证一定的工艺容宽度。实验中采用IMD1-1的厚度为270nm、400nm和500nm三个厚度条件，SEM（扫描电子显微镜）数据测试如图5所示，台阶上二氧化硅的高度（top SiO2）、金属间距、Overhang-SiO2、GAP上、Bottom-SiO2以及sidewall-SiO2。

图4 测试区域示意图

图5 测试剖面示意图

3.2 实验二

采用产品片对0.5μm CMOS后段平坦化逐步进行SEM剖面测试与分析，其主要工艺步骤如图6中所示[2]。圆片完成器件层工艺后进行PMD（金属前介质淀积），打开接触孔后进行（a）金属1淀积，（b）金属1光刻，（c）金属1腐蚀去胶，（d）IMD1-1淀积，（e）SOG涂布处理和固化，（f）Etchback平坦化腐蚀，（g）IMD1-2淀积，（h）通孔1光刻腐蚀，后续进行钨插塞工艺和金属2。金属2以后的平坦化工艺与金属1平坦化工艺相通。

图6 平坦化工艺步骤

实验按照DOE（实验设计）进行3因素2水平[3]分析，3个因素为IMD1-1厚度 270nm和400nm，SOG涂布厚度200nm和400nm以及Etchback反腐蚀量300nm和400nm，它们的变化组合共8个条件。

4 实验结果

实验一中我们对金属台阶的纵宽比与PECVD SiO2工艺的侧壁覆盖能力进行了评估，计算如公式1所示：

结果如图7所示（x轴表示纵宽比，y轴表示侧壁覆盖率百分比），在纵宽比为1:1时（图7中x等于1），IMD1-1的侧壁覆盖能力为40%～50%，与应用材料公司提供的资料相同，其变化趋势随着纵宽比的降低，侧壁覆盖能力提高，反之则减少。产品电路中采用小于等于1:1的规则，能够保证IMD1-1的侧壁覆盖能力大于40%。

将数据按照金属间距space与GAP建立散点图，同时进行线性拟合，将三个IMD1-1的厚度结果显示在图8上。实验数据表明：当IMD1-1的厚度增加时，GAP减少；而space变大时，GAP增加。当我们将GAP的安全限设置在0.25μm（为SOG的填充保留一些容宽）、金属条间距在0.65μm（加工后尺寸）时，IMD1-1不能大于400nm。当0.5μm金属间距设计为0.7μm尺寸，实际加工会存在偏差，取下限-10%为0.63μm，能够满足GAP大于0.2的要求。因此IMD1-1的厚度不能大于400nm。

图7 PECVD台阶覆盖与纵宽比的关系

图8 不同IMD1-1厚度下金属间距与GAP的关系

实验二中为评价平坦化的优化效果我们引入了平坦化因子β，定量考察台阶高度下降的程度，如式（2）所示[4]：

其测试位置如图9所示，其中tistep表示平坦化工艺前的台阶高度，tfstep表示平坦化工艺后的台阶高度，因此在完全平坦化的工艺中，平坦化因子为1，而没有平坦化效果则因子为0。

图9 平坦化实验测试结构图

平坦化因子的结果如图10所示，x轴表示金属条间距，y轴为平坦化因子。图中实心圆圈original表示原平坦化工艺的效果，从图上的变化趋势表明：总体上IMD1-1厚度增加，SOG涂布厚度增加，etchback反腐蚀减少有利于改善平坦化效果。菱形采用IMD1-1 400nm、SOG涂布400nm、Etchback反腐蚀量300nm的工艺条件平坦化效果好于其他条件。

图10 平坦化因子结果

为评价平坦化工艺片内均匀性改善情况，我们引入了5点测试片内均匀性计算公式：

当uniformity数值越小表示片内均匀性越好，这也是希望得到的结果。

图11 Uniformity数值与片内均匀性变化关系图

5 结论

文中通过对0.5μm CMOS后段平坦化工艺流程相关工序的变化研究，从实验角度对平坦化工艺进行了3因素2水平实验设计，实现结果表明，当IMD1-1淀积厚度变大时，平坦化因子β趋向于大（越大平坦化效果越好），同时平坦化均匀性变好；当SOG涂布采用2次涂布方式时，平坦化效果和平坦化均匀性好；当Etchback量变小时，平坦化效果和平坦化均匀性好。改进后采用IMD1-1厚度为400nm，SOG涂布2次、每次200nm，Etchback 300nm的方式将原有的平坦化效果从70%提高到85%。同时发现金属间距也是影响平坦化效果的重要因素。对于0.5μm CMOS工艺，其最小间距是固定的，文中没有对此展开讨论。

总体上平坦化工艺受到多个因素影响，需要针对上述3个主要因素合理控制这些因素的变化范围，得到良好的平坦化效果，为后续的金属层淀积和通孔工艺打下良好基础。

致谢：

衷心感谢肖志强、高向东、洪根深、徐静给我的指导和帮助以及陈海峰、吴晓鸫、李俊、张世权的大力协助。

[1]Robert F.Pierret.Semiconductor Device Fundamentals[M].ISBN:0201543931.

[2]Alan Hastings.The Art of Analog Layout,Second Edition[M].ISBN:013464108.

[3]G.E.P.Box,W.G.Hunter,J.S.Hunter.Statistics for Experimenters.An Introduction to Design,Data Analysis,and Model Building[M].New York:John Wiley & Sons.

[4]Stanley Wolf,Richard N.Tauber Silicon Rrocessing For The VLSI ERA VOLUME1 and VOLUME 2[M].California Sunset Beach.1990.