寇春梅，李洪霞

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 背景介绍

在CMOS器件特征尺寸0.8μm以上时，通常采用2层金属互连布线，其金属互连线间隙大，通常采用淀积PECVD（等离子体增强化学气相淀积）二氧化硅薄膜，旋涂光刻胶后进行Etchback（反腐蚀）的平坦化工艺，如图1。

随着CMOS器件特征尺寸减小到0.5μm以内，集成电路规模迅速提升，金属内连线层数增加，金属连线间隙继续收缩，受限于PECVD SiO2工艺台阶覆盖率50%（@aspect ratio=1:1）的限制[1]，这些间隙变得难以完全填充，集成电路顶部形貌变得崎岖不平。由于急剧增加的高度差使得金属连线加工难度增加、可靠性降低，因此必须采用SOG（spin on glass旋涂玻璃）和Etchback的平坦化工艺（如图2）降低集成电路顶部形貌的高度差，以得到合理的金属互连线工艺。

图1 Etchback的平坦化工艺

图2 SOG和Etchback的平坦化工艺

2 平坦化工艺流程

实验中我们采用的流程如图3所示。在已经完成前段CMOS器件制造的产品圆片上进行金属1淀积，通过金属1光刻和金属1腐蚀完成第一层金属层的图形转换，此时形成金属连线层的台阶形貌，其纵宽比达到1:1；为了实现对于金属台阶和间隙的完全填充，采用了SOG介质平坦化工艺，它主要包括IMD1-1淀积，2次SOG涂布和处理以及后续的SOG固化；接着进行SOG反腐蚀工艺，只留下间隙内和台阶处的SOG材料，金属1台阶上的SOG材料全部被刻蚀干净；再进行IMD1-2淀积完成金属间介质平坦化工艺，后续进行钨插塞（W-plug）工艺，接着重复上述从金属1到钨插塞工艺的循环来完成金属2工艺，接着循环完成金属3工艺，钝化合金后形成完整工艺流程。……