黄清杉，张 进，肖 刚，顾晓鸣

(1.解放军理工大学 通信工程学院，南京 210007;2.中国电子设备系统工程公司研究所，北京 100039)

随着互联网链路速率和数据流数量的飞速增长，流测量对内存的大小和内存的处理速度提出了苛刻的要求，需要计数器具备高速的在线计数处理能力［1－2］。例如，在40 Gbit/s的 OC －768 链路中，每隔8 ns就会有一个新的数据包到来，相应的计数器需要在这段时间内完成更新，这就需要具有快速处理能力的SRAM计数器。但是在最坏情况下所需的SRAM计数器数量也往往是不切实际的，因此如何提升计数器空间效率，使其适应高速流测量的需求，成为当前的研究重点［3］。

文献［4－5］提出了一种被动式(passive)计数器。该计数器是基于SRAM+DRAM的混合结构，基本思想是在SRAM中存储一些低位数值(例如9位)，将对应的所有高位数值存储在DRAM中(例如64位)，当数值较小时只有这些SRAM计数器有增量。当SRAM计数器的值接近溢出时，相应的DRAM计数器将对应的SRAM计数器值记录下来，这样可以显著降低SRAM的成本，快速进行SRAM计数器写操作(延迟2～5 ns)，但DRAM计数器部分的读取访问就比较慢(延迟60～100 ns)。这种方法称之为被动式计数，即其中一般计数器值不需要经常读出(直到测量周期结束)。文献［6－7］提出了另一种被动式计数器 CB(counterbraids)，它基于数据压缩与编码技术，核心是采用类似低密度校验码的思想对计数型布鲁姆过滤器的计数器空间进行压缩，在查询阶段再采用解码算法对计数值进行还原。

文献［8］提出了一种主动式计数器SAC(simple active counter)，它基于数值压缩的思想。……