张珂勇

（电子科技大学 四川 成都 610054）

锁相环频率合成器作为一种相位负反馈控制技术，能提供高稳定度的频率输出，具有以下优点：锁定时无剩余频差；门限性能优良；宽带调制跟踪性能好；窄带载波跟踪性能强；易于集成[1]。广泛应用于微处理器芯中的时钟发生器、硬盘驱动电路模块、时钟恢复电路等以及便携式消费电子产品中。随着电子技术的发展，电子设备对对频率合成器的要求也越来越高。文中旨在设计出满足移动通信中GSM下行频率范围930～960 MHz的频率输出，同时提出一种减少开发风险、加快锁相环产品开发周期的设计方法。

1 锁相环频率合成器的原理

锁相技术是通过比较输入信号和压控振荡器VCO的输出信号相位，取出与二者的相位差成正比的电压作为控制电压来控制VCO的输出，以达到使二者信号频率（相位）相等的目的。总之，锁相环电路是用于产生与输入信号相位同步的新的信号电路。其电路基本组成如图1所示[2-4]。

图1 PLL频率合成框图Fig.1 PLL frequency synthesis principle diagram

由基本原理得到，其输出频率f0=N*fv（fv为参考频率）。令fv=200 kHz，f0=930～960 MHz，故分频数N为 4 650～4 800。

1.1 利用ADIsimPLL快速选型与仿真

ADIsimPLL是ADI发布的锁相环产品辅助设计及仿真工具，拥有强大的锁相环芯片、VCO库，能快速进行产品选型与仿真，并能进行包括环路滤波器在内的外围电路设计，避免复杂的环路滤波器计算，提高准确度与效率[5-7]。运用ADIsimPLL软件可以选择具有高集成度、频率范围为0 Hz～1.4 GHz的ADF4111作为锁相环芯片，选用三阶无源超前滞后滤波器为环路滤波器。软件会根据需求自动筛选出合适的VCO，在此选择ZComm公司的V580ME02。……