开封大学机电工程学院 侯 静

1.引言

EDA是将数字系统以某一种特定的表达方式输入计算机开发平台进行处理，经由综合，仿真，下载到目标芯片，最终实现设计的智能化设计技术。其中输入文件的种类众多，有原理图输入法、硬件描述语言输入法、状态图输入法、波形输入法等。

硬件描述语言（HDL）是EDA技术的重要组成部分，是设计数字系统的重要表达手段，和原理图输入法，波形输入法相比，具有灵活度高，易于修改、升级，方便调用，库资源丰富等优点。常见的HDL主要有VHDL、Verilog HDL、ABEL、AHDL等，其中标准化语言VHDL、Verilog使用最广泛，可以被几乎所有的EDA工具支持。

可变模计数器是数字系统中广泛应用的一种电路模块，本文讨论了一种基于VHDL语言实现的可变模计数器的EDA设计方案，采用FPGA芯片作为设计载体，FPGA具有在线可重构的优点，如需对计数器的技术指标进行修改，只需修改源程序中的相应参数，重新进行编译、仿真、配置即可，使得系统本身灵活性好，便于升级和维护。

2.可变模计数器的功能指标

本文设计的计数器为5位输出可变模计数器，采用两位控制信号选择计数的模值，因此可进行四种模值的切换。计数器在工作时，可以通过控制信号m[1∶0]的值选择相应的模值m，计数时，在每个时钟的上升沿进行加法计数，从0计到m-1，然后自动归零循环计数。在本设计中，输出端口为5位，可以实现模小于等于32的计数应用。如果需要增可选择模值的数量，只需要增加选择控制信号位数即可。随着模值的增大，还可以相应增加输出端口信号的位数来对应。……