郭鹏翔, 祖静, 尤文斌

(中北大学仪器科学与动态测试教育部重点实验室，太原，030051)

0 引言

随着信息化的高速发展，工程人员面临着大数据量的高速传输问题。采用低电压差分信号LVDS技术的设备电路系统可使传输速度每秒高达数百Mb，可以很好地解决这一瓶颈问题[1-2]。另外本设计中还引入了FIFO芯片作为缓冲给LVDS发送端，从而确保数据的高速传输不会中断。同时应用CPLD对FIFO以及LVDS器件进行时序精确，逻辑准确的操作，以达到设计要求。最后应用Modelsim软件对设计系统进行了时序仿真以验证其达到了所需要求。

1 系统工作流程

系统设计框图如图1所示。以模块化设计，主要分为LVDS发送模块，LVDS接收模块，USB模块。系统从存储器中读取的数据通过LVDS总线高速传输给USB模块，可以在上位机进行存储与实时显示。

2 系统原理

本系统的LVDS器件选用美国国家半导体公司推出的10位总线型低压差分信号芯片组SN65LV1023A、SN65LV1224B。其中SN65LV1023A是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器[3]；而SN65LV1224B则是接收该差分数据流并将它们转换为并行数据的解串器，它同时又可以重建并行时钟[4-5]。采用该器件组进行数据串化时采用的是内嵌时钟，这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。

图1 系统组成框图

上电后，两芯片分别置所有输出管脚为三态，而后启动锁相环跟踪并锁定本地时钟(对于串化器为TCLK，对于解串器为REFCLK)。当解串器检测到LVDS输入端的边缘跳变后，它试图锁定到内部嵌入时钟[6]。……