基于FPGA的时钟数据恢复电路的研究和设计

2011-08-20任全会赵雨虹

郑州铁路职业技术学院学报 2011年3期

关键词：设计

任全会赵雨虹

(郑州铁路职业技术学院，河南郑州 450052)

一、引言

时钟数据恢复电路(CDR)是高速收发器的核心模块，在光传输系统、背板连接以及IO接口等领域应用非常广泛。CDR的作用是根据接收数据本身的特点，找到采样数据的最佳时钟相位，使数据恢复稳定可靠。目前在通信系统中大量使用专用的CDR芯片大多采用PLL技术，成本较高。同时，FPGA由于其功能的灵活性、相对低廉的成本和较短的设计周期，已经大量在通信设备中作为业务核心芯片，完成上下业务、电路交换以及开销处理等功能。本文提出一种基于FPGA的过采样时钟恢复方法，对全数字CDR设计加以改进，在Altera公司Cyclone II芯片上实现数据的恢复。

二、过采样法时钟数据恢复原理

前基于FPGA的全数字CDR多采用数字化过采样法，其两种具体的实现方式为同频多相时钟采样和数据延迟链采样，如图1所示。其基本原理是采用本地N*f的高速时钟，对信号作N倍过采样，通过对采样数据的分析判断出数据跳变沿的位置，实时寻找并切换到最佳采样时钟，从而恢复出数据与线路时钟。由于是一种相位前馈技术，过采样法具有较大的频率捕捉范围和较快的捕捉速度。

受到FPGA工作频率限制，对高速数据直接采用频率为N*f的时钟采样困难很大，因此两种方法都是模拟N*f采样时钟在一个数据时钟周期内获取N个均匀采样值。为保证时钟恢复质量，N通长采用6－8。