王乐，裴东兴，崔春生

（中北大学 仪器科学与动态测试教育部重点实验室,电子测试技术重点实验室，山西 太原 030051）

0 引言

近年来，随着集成IC工艺突飞猛进的发展，电路的工作频率越来越高。高性能的电子设计体积的减小导致电路的布局布线密度变大，集成电路输出开关速度提高，而同时信号的工作频率还在不断提高，在高速PCB的设计过程中，面临的主要问题有3个：电磁兼容、电源完整性和信号完整性。当系统工作的时钟频率过高时，将出现传输线效应和信号完整性问题，本课题研究的高速采集电路的时钟每个通道分别为50MHz，所以要在满足电路功能设计的基础上，需要对电路进行布线前后的信号完整性分析。

本文对一个高速数据采集存储器进行了PCB设计，为了保证该存储器的各个模块能够有效的运行，本文采用HyperLynx软件对PCB进行了信号完整性仿真分析。信号完整性分析分为布线前信号完整性分析和布线后信号完整性分析，前者为PCB布线提供布线准则，后者用来检验完成后的PCB能否达到预期的效果。

1 高速数据采集存储系统关键模块选型

在本系统中，硬件电路由两块电路板制作而成，一块是自制ADC采集模块，另一块是FPGA开发板。

中心控制器件：Altera公司的Cyclone Ⅲ系列的FPGA。

ADC芯片：AD9288，采用差分信号作为其输入信号。

片外高速存储器：Zentel公司的SDRAM，型号为A3V64S40ETP，存储容量为64M bit，采用业界通用的SDRAM控制器来实现对片外DRAM的控制。

时钟模块：50MHz晶振。

电源模块：要求提供3.3V、2.5V、1.2V的电压。

2 布线前信号完整性分析

高速系统的设计中存在的信号完整性（信号质量）问题主要有反射、串扰以及传输线效应等。……