刘丽格,李天保,石鑫刚

(1.中国电子科技集团公司第五十四研究所,河北石家庄050081;2.河北先控电源设备有限公司,河北石家庄050035)

0 引言

随着数字信号处理技术的飞速发展,数字信号处理设备的速度和复杂度不断提高。相应地,系统对数字信号传输带宽的要求也不断增加。对一个数字处理设备而言,板间数据传输带宽已经成为限制设备性能的瓶颈之一。

提升并行传输带宽需要解决2个问题,一是提高FPGA输入输出接口的比特速率,另一个是解决多路并行信号间的时延不一致的问题。

1 实现方法

由于FPGA内部逻辑单元处理速率有限,要实现数据的高速传输需要利用FPGA内部与每一个输入输出(I/O)单元相连的并串转换核(OSERDES)和串并转换核(ISERDES),OSERDES可以把FPGA内部的并行低速数据转换为高速串行数据,ISERDES可以把输入的高速串行数据转换为低速并行数据。如果把多路这样的串行数据并行进行传输,就可以实现更大的传输带宽。

然而,通过底板并行高速传输数据不可避免地造成了数据线与时钟线之间、数据线与数据线之间时延不一致的问题。为解决此问题,可以利用FPGA每一个I/O管脚的输入输出延时(IODELAY)单元。IODELAY相当于是一段延迟线,该延迟线以大约78 ps为步进单位,最大可实现64阶时延。因此,通过调整延迟线的时延,可以精确控制输入信号到达FPGA内部的处理逻辑单元的相位,进而对多路信号之间在底板上传输的时延不一致进行补偿。

2 设计方案

板间高速同步并行数据传输的示意框图如图1所示。……