高k栅介质/金属栅结构CMOS器件的等效氧化层厚度控制技术

2010-08-09陈世杰王文武蔡雪梅陈大鹏王晓磊

电子工业专用设备 2010年3期

陈世杰，王文武，蔡雪梅，陈大鹏，王晓磊，韩锴

(中国科学院微电子研究所，北京 100029)

自20世纪60年代以来，集成电路制造工艺一直遵循着摩尔定律高速发展。CMOS器件的特征尺寸始终按照一定的比例不断的进行缩小，而其性能和功耗则不断地得到优化。根据2007年ITRS的预测，在2009年以后，高性能CMOS器件的栅介质层EOT会缩小到1 nm以下。在这个尺寸下，传统的SiO2栅介质暴露出栅漏电流过大，可靠性降低等严重问题。通过引入高k栅介质材料，增大了栅介质层的物理厚度，从而有效地降低了栅漏电流。因此，采用高k栅介质取代传统的SiO2是以CMOS器件为核心的集成电路发展的必然选择。在2007年，Intel公司在其45 nm CPU产品中已经采用了新一代的高k栅介质/金属栅工艺，并在其2010年即将上市的32 nm工艺产品中用到第二代高k/金属栅技术。这表明从45 nm技术节点开始，CMOS器件中的传统SiO2/多晶硅栅结构将被全新的高k栅介质/金属栅结构所取代，这是一次划时代的革新。有鉴于此，本文将结合国内外相关的文献报导和各半导体公司的最新研究进展，综述在45 nm以下技术节点中，高k栅介质/金属栅结构CMOS器件的EOT缩小动因、厚度控制技术以及存在的可能挑战和展望。