高剑刚，李 川，郑 浩，王彦辉，胡 晋

(1.国家并行计算机工程技术研究中心，北京 100190；2.江南计算技术研究所，江苏 无锡 214083)

0 引 言

存储系统是高性能计算机系统结构中的重要组成部分。国内超算系统神威·太湖之光[1]、天河2A[2]采用DDR3/4内存技术，接口速率2133 Mbps～2400 Mbps。国外超算系统Summit[3]、Sierra[3]采用处理器芯片DDR4与加速芯片HBM2[4](high-band width memory)的内存组合方式，DDR4接口速率2666 Mbps。TOP500排名第一的超级计算机Frontier[5]内存系统为DDR4和HBM2e，DDR4接口速率3200 Mbps。作为传统存储并行互连技术，DDR4在高性能计算机中应用广泛。

DDR4应用于超算系统主要有两种方式，一是标准内存条插装[6]，二是存储颗粒嵌入PCB(printed circuit board)表面贴装。嵌入式贴装典型系统是神威·太湖之光[7]，该方式可以释放贴装高度方向空间，也有助于减少由接插器件导致的信号畸变，但是，对DDR4访存结构设计和信号完整性设计[8]要求很高。

业界关于DDR4的研究有访存分析[9]、接口电路物理设计优化[10]、链路串扰分析[11，12]等，针对嵌入式互连结构[13]的研究偏少。在信号完整性问题分析中，DDR4地址组总线和数据组总线眼图仿真较少联合分析两大类信号以及数据码型对信号传输的影响[14，15]。本文以DDR4嵌入式表面贴装应用为背景，设计了一种高密度串推结构，根据结构特点进一步提出了基于码型的仿真分析方法。并对仿真发现的地址组信号概率性出错问题进行了结构优化分析和测试验证。

1 串推结构设计

DDR4信号可以分为命令地址控制信号(后文简称为地址组信号)和数据信号两大类[16]，以单端信号为主，只有时钟信号和数据选通信号是差分方式。……