杨 仪,周 严

(南京理工大学机械工程学院,江苏南京 210094)

0 引言

时间数字转换器TDC是微小时间间隔测量的专用电路结构[1],在高分辨率时间间隔测量、频率测量和相位信号分析等高精度、高分辨率测量领域有着重要的应用[2]。等精度同步的频率测量法,由于其计数闸门和基准时钟信号不同步,使基准信号的脉冲上升沿与计数闸门的边沿不重合,导致计数闸门的微小起始误差Δt1和微小终止误差Δt2,进而降低了频率测量的精度及分辨率。精确测量起始误差Δt1和终止误差Δt2是实现频率高精度、高分辨率测量的关键。

目前,实现微小时间数字化的方法主要包括高频计数法、游标法、抽头延迟线法以及差分延迟线法等[3-5]。随着集成电路工艺的不断成熟,抽头延迟线法和差分延迟线法因具有成本较小、集成度高的优点被越来越多的使用。其中,抽头延迟线法的分辨率由延迟线中单个延迟单元的时延决定,这就受制于CMOS(complementary metal oxide semiconductor)的工艺水平。但是差分延迟线法只需要标准的CMOS工艺,在同样的工艺水平下它可以实现更高的分辨率[6]。

在众多TDC架构中,基于FPGA的TDC近年来变得越来越重要,因为它们具有高性能、更高的灵活性以适应应用程序的特殊需求,与ASIC(application specific integrated circuit)TDC相比,开发时间更短[7-8]。因此,利用FPGA上的逻辑单元阵列来搭建TDC已经成了近年来的主流方法。

本文提出了一种基于差分延迟线法的TDC电路,可在FPGA平台上实现对微小时间的高精度测量及数字校准。

1 电路原理及系统设计

1.1 差分延迟线原理

差分延迟线的基本结构如图1所示,由2条时延不同的延迟线和一组触发器组成,开始信号START与停止信号STOP上升沿之间的延迟即待测时间Δt。……