于 建，范浩阳

（河北民族师范学院物理与电子工程学院，承德 067000）

引 言

快速傅里叶变换（Fast Fourier transform，FFT）是现代通信领域非常重要的技术，尤其在正交频分复用（Orthogonal frequency division multiplexing，OFDM）并行传输技术中的广泛应用［1］，如IEEE 802.11a/g/n、全球微波互联接入（Worldwide interoperability for microwave access，WiMAX）、无线个人局域网（Wireless personal area networks，WPANs）和长期演进（Long term evolution，LTE）等［2］。在不同的OFDM 系统中，载波的数量正比于FFT 变换长度，例如，WiMAX 系统中FFT 的采样点数支持256点FFT 变换长度，因此设计一种有效的256 点FFT 处理器非常必要。

在OFDM 系统中的物理层，FFT 模块是最为复杂的运算模块，为了减少其硬件成本，已有很多学者对其进行了研究。李成诗等［3］在设计FFT 处理器时，利用坐标旋转数字计算（Coordinate rotation digital computer，CORDIC）算法降低硬件成本消耗；王琳［4］提出通过优化基-4 算法结构减少FFT 处理器的硬件资源消耗；Fan 等［5］利用布斯乘法器与CSD（Canonic signal digit）常数乘法器混合方案减少其所设计的FFT 处理器的硬件成本；Wang 等［6］为了减少硬件成本，提出了一种2 乘法器和3 加法器流水线型蝶形单元用于处理FFT 处理器的实现；杨琳琳等［7］通过对蝶形单元结构的优化，减少乘法器的数目，从而达到减少FFT 处理器硬件成本的目的；孙晓锋等［8］提出了基于Turbo 结构的FFT 处理器实现方案来降低硬件开销。

复数乘法器在FFT 处理器的设计中占用主要的硬件资源，以往的这些研究在处理旋转因子的复数乘法时，都只利用常用的布斯乘法器与只读存储器ROM 来完成，无法有效地控制其所消耗的硬件资源。基于此，本文设计了一种基于现场可编程门阵列（Field programmable gate array，FPGA）的低硬件成本256 点FFT 处理器IP 核，为了减少旋转因子的计算……