张 博,王好博

(西安邮电大学 电子工程学院,陕西 西安 710121)

基于锁相环(Phase Locked Loop,PLL)的射频频率综合器是收发机电路的主要组成部分,主要为无线收发系统提供本地振荡信号[1]。随着通信技术的不断发展,无线通信工作频段日益提高,部分场景下需求频段已达到了几个GHz[1-2]。因此对锁相环的要求也逐渐提高,高速、低功耗、小型化已成为追求的目标。在锁相环中,分频器和压控振荡器是核心模块,分频器位于锁相环反馈支路上,直接接收来自压控振荡器的信号,工作在频率综合器中的最高频率,其工作速度、工作频率和功耗决定了整个频率综合器的性能[3]。因此,研究和设计一种高频率、低功耗、面积小的双模预分频器有着重要的意义和价值[4]。

双模预分频器以D 触发器为基本组成单元,近年来为了提高D 触发器的性能,不断涌现出各种类型的触发器电路结构。文献[4]采用MOS 电流模逻辑电路,设计了一个二分频器和一个四分频器,其中二分频器最高工作频率为7.7 GHz,功耗为76.68 μW,四分频器最高工作频率为3 GHz,功耗为153 μW。文献[5]采用真单相位时钟控制电路,设计了8/9 双模预分频器,其中8/9 双模预分频器的最高工作频率为5.7 GHz,功耗为6.25 mW。文献[6]采用电流模逻辑电路设计了4/5,8/9 前置分频器,最高工作频率可达10 GHz,功耗为80 mW。

本文采用CMOS 源极耦合逻辑(Source Coupled Logic,SCL)电路,针对同步分频器最高频率受工作速度和D 触发器个数的影响,设计了异步分频器,提高了电路的工作频率,并减少了D 触发器的个数,降低了功耗,节省了芯片面积。……