路 哲，马 奎，2，唐重林，杨发顺，2，梁 蓓，2

（1 贵州大学 大数据与信息工程学院，贵阳 550025；2 贵州省微纳电子与软件技术重点实验室，贵阳 550025；3 牛芯半导体（深圳）有限公司上海第一分公司，上海 201210）

0 引言

如今，高速数据传输系统已成为各大研究机构、高校、企业研究的焦点［1］。高速SERDES 接口芯片作为高速数据传输系统的一部分，主要包括3 部分：发送端（transmitters，TX）、接收端（receive，RX）以及锁相环（Phase Locked Loop，PLL）。锁相环负责SERDES 各个模块所需要的时钟信号，并管理这些时钟之间的相位关系［2］。SERDES 的一个重要性能指标是抖动（jitter），因为抖动直接和误码率（BER）相关［3］。锁相环的相位噪声是SERDES 抖动的重要来源。也可以说锁相环的相位噪声性能决定着SERDES 的误码率水平。

本文设计的锁相环主要应用于SERDES 接口芯片中，因此对锁相环进行噪声的研究与分析尤为重要。要保证SERDES 内部系统工作时信号传输的稳度与精度，就要求锁相环的输出信号时钟稳定，尽量减少噪声干扰，降低输出信号的抖动［4］。因此需要设计出一种低噪声锁相环，以满足SERDES 对时钟信号低误码率的要求。

为了尽可能减小面积，且优化输出噪声，一般采用三阶锁相环，即LPF 内部为二阶。这样既节省了面积又滤除了频带内的高频噪声，达到低噪声、低抖动的目的。为了扩大锁相环的输入输出频率范围，最有效地方法是增加输入输出分频器［5］。本文的CPPLL 包含3 个分频器，在不含输入输出分频器的情况下，本文的输入范围为25～200 MHz，输出范围2.4～4 GHz。根据不同规格与需求，通过增减分频器来达到所需的频率范围。……