陈力颖 ，罗 奎 ，王 浩 ，刘宏伟 ，吕英杰

（1.天津工业大学 电子与信息工程学院，天津 300387；2.天津工业大学 天津市光电检测技术与系统重点实验室，天津 300 387；3.天津鹏翔华夏科技有限公司，天津 300450）

随着集成电路制造工艺水平的提高，芯片的集成度越来越高，在芯片性能大幅提升、面积持续缩小的同时，低功耗设计成为无法回避的难题[1]。过高的功耗会降低芯片的性能和可靠性，额外增加芯片的封装成本，所以低功耗设计一直是芯片设计的主要方向[2]。在数字芯片的低功耗物理设计中，时钟信号是整个芯片中翻转频率最高、驱动负载最大和传输距离最远的信号[3]，时钟网络功耗通常能占到芯片总功耗的30%~40%。所以，时钟树设计是低功耗物理设计的主要方向之一。好的时钟树设计是建立在合理的布局结果之上的，所以本文在布局和时钟树综合两个方面进行低功耗设计，在布局阶段采用SAIF 文件进行低功耗的协同优化，并在布局结果基础上，通过手动干预时钟单元摆放来减小缓冲单元插入的方式进行低功耗时钟树设计[4]。

本文以一个应用于低功耗物联网（IoT）领域的微控制单元（MCU）设计为例。设计采用台积电（TSMC）55 nm 工艺，芯片面积为2.13 mm ×2.22 mm，芯片规模约为300 万门，包含89 个宏单元，最高频率为120 MHz，借助新一代Innovus 布局布线工具，在传统低功耗物理设计流程基础上，研究新的低功耗设计方法。

1 MCU 低功耗物理设计

随着数字集成电路工艺制程的演进，对芯片功耗的要求越来越高[5]。MCU 低功耗设计可以分为3 个部分：第1 部分是系统与架构级的低功耗设计，比如多电压域设计技术、电源关断技术、动态电压频率调节（DVFS）技术等[6]；……