刘陶然，李杰

（1.上海交通大学电子信息与电气工程学院，上海 200240；2.上海航天测控通信研究所，上海 201109）

0 引言

大规模MIMO（Multi-Input Multi-Output，MIMO）是当今5G 通信系统的核心技术。大规模MIMO 检测是最为关键的信号处理任务之一。随着通信技术的发展，其服务标准，质量需求也在不断提升，这对用于大规模MIMO 算法的硬件架构在面积效率、能量效率和灵活性等方面提出更高的要求。

基于通用处理器的硬件结构拥有较高的灵活性，但是能效比较低。ASIC 为定制化硬件，其高性能是以牺牲灵活性为代价，因而无法满足大规模MIMO 领域的需求。FPGA 具有较好的硬件可编程能力，这一特性使得其在大规模MIMO 领域得到了广泛应用[1-3]。然而FPGA 细粒度的实现方式带来更高的能耗需求。于是，基于粗粒度实现方式的CGRA（Coarse-Grained Recon⁃figurable Array，CGRA）以其非常高的面积效率、能量效率以及灵活性，成为大规模MIMO 领域硬件架构新的研究方向。

通用的CGRA[4-6]在处理大规模MIMO 算法时是低效的，因为其核心计算单元仅支持标量操作，无法很好地适用于大规模MIMO 的向量类型操作，从而带来大量的互联、控制开销。有研究[7]面向MIMO 算法提出了一种异构的支持增强型向量计算方案的CGRA 架构，但是其全并行的访存方式以及数据处理策略，使得其仅适用于传统较小规模（4×4）的MIMO 算法，而非大规模MIMO。并且，现有可重构架构多采用处理器核与CGRA 相结合的指令流控制模式[4,8]，虽然能够实现灵活控制，但是能耗较高。

尽管现有技术通过计算和访存优化成功提高了吞吐性能，但其并未重视整体硬件资源、互联和面积开销的优化。……