夏冰洁，王琴

（上海交通大学电子信息与电气工程学院，上海 200240）

集成电路的概念出现后，集成电路设计从早期简单逻辑门的集成，逐渐地发展到了知识产权（Intellectual Property core，IP 核）的集成，人们对于更加微型且集成了更多功能的芯片要求越来越高。需求刺激了新技术的发展，新技术又刺激产生了新一轮的需求。到目前为止，已经实现了在一方小小的芯片上集成十几个IP 的功能。

当涉及多个IP核同时运作时，对数据流的控制就显得尤为重要。为了使数据能够有条不紊地在各个IP 核之间流通，如何协调各个IP 之间的关系、对多个IP 进行全局控制成为了最重要的研究课题。

1 整体架构搭建

在卷积神经网络加速器的整体框架中，针对卷积神经网络计算量大、数据流动复杂等特点，在Vivado 2018.3 中搭建了一个整体的数据通路框架，其基本的数据流程如图1 所示。

图1 基本数据流程

目前，对SoC 接口设计的研究面较为广泛，但多数研究仍然集中在已经普及使用的AXI 总线协议对应的接口设计。在对自定义IP 的研究方面，虽然许多功能因为经常被调用而被封装成了IP，但因为缺乏通用的协议而限制了对它的使用。

如图1 所示，基本数据流框架是指首先在主控端中编写接口的驱动代码，这些代码经过AXI 总线与FPGA 进行通信，先通过AXI Quad SPI 这个接口转接IP 操控SPI Flash 内的数据，并将其中的数据输出至AXI总线。接着，主控端的C代码继续操控连在AXI总线上的DMA，利用DMA对DDR进行配置，就能将AXI总线上的数据读取至DDR 中。然后，当需要将DDR内数据输出至计算模块时，再将DDR的地址配置进读写通道，将DDR 内对应地址中的数据读取出来，经由Data FIFO 输入计算模块顶层，供加速器算法使用。……