汪 杨，王晓蕾，袁子昂，袁儒明

(合肥工业大学 电子科学与应用物理学院,安徽 合肥 230009)

矩阵乘法在数字信号处理、工程控制、神经网络以及图像处理等领域中有着重要的应用[1-2]。随着待计算矩阵规模的不断扩大，实现一个大规模且有较高运算性能的矩阵乘法器具有重大的工程意义。

脉动阵列算法[3]是将复杂的计算形成硬件结构的一般方法，其巧妙地将矩阵乘法自身良好的运算并行性和硬件的并行特性结合在一起，为后续研究利用硬件结构实现复杂的运算奠定了基础。在FPGA上实现脉动阵列矩阵乘法已经取得了一些研究成果。在浮点矩阵乘法方面，文献[4]在基于FPGA上实现了实时双精度浮点矩阵乘法，在稠密矩阵乘法运算中获得了较高的计算性能，并对稀疏矩阵进行了优化处理。但针对大维度的矩阵乘法，上述方法的I/O带宽成为制约性能的瓶颈。文献[5]提出了一个基于FPGA的Systolic乘法，保留了脉动阵列的运算速度。但随着矩阵规模的增大，该算法需要的运算资源和I/O带宽成比例增长，限制了该设计的可扩展性，导致实用性较低。

上述研究虽然在特定规模下的矩阵乘法中获得了优越的加速性能，但随着矩阵规模的变化，上述方案的性能优势难以体现，对不同维度的矩阵乘法通用性不高。另一方面，脉动阵列需要一个全局时钟来控制全部的运算节点，必然会存在大量的时钟偏移(Clock-Skew)问题[6-8]。随着集成电路制造工艺的迅速发展，特征尺寸越来越小，工作频率不断提高，时钟偏移和连线延时对设计工作具有重大影响，甚至会导致整个设计系统出现问题。……