赵建明，张宜尧，刘炜恒，李晓东，徐银森，李建全，徐开凯

(1. 电子科技大学电子科学与工程学院 成都 611731；2. 四川遂宁市利普芯微电子有限公司 四川 遂宁 629000；3. 四川芯合利诚科技有限公司 四川 遂宁 629000)

频率综合器是现代通信和信息处理系统的重要组成单元，广泛应用于空间探测、通信、雷达和计算机等领域[1-3]。随着通信系统的不断发展，从1G、2G-GSM、 3G-WCDMA/CDMA2000、 4G-LTE 到5G 网络，要求工作频率越来越高，数据量越来越大，速度也越来越快。因此，在传统通信系统中应用于调制解调的本振信号源需要更高的性能，能够满足更密集的信道、更高的输出频率、更快的响应速度以及更低的相位噪声。

通用通信系统调制解调集成芯片(integrate circuits, IC)性能极大程度地受限于时钟信号，其一般由外部晶体振荡器提供参考频率输入，对于内部高速时钟信号通常由锁相环电路(phase lock loop,PLL)或频率综合器(frequency synthesizer, FS)提供。如今的通信系统应用场景需要性能更好的时钟源，因此本文提出了一种用于低相位噪声的分数分频锁相环的启动响应速度提高方案。如环路拓扑采用基于全数字MASH 1-1-1 作为分频器的分数锁相环结构[4]，本文在此基础上论证了在保证稳态相位噪声的同时提高启动入锁速度的可行性，并通过后续数据处理，得出环路在上电过程与跳频时的锁定时间、变化情况等性能参数。

1 系统结构

PLL 是一个反馈控制系统[5]，其环路拓扑结构系统框图如图1 所示，主要由鉴频鉴相器(phase frequency detector, PFD)、数控电流可变电荷泵(charge pump, CP)、压控振荡器(voltage-controlled oscillator, VCO)、环路滤波器(loop filter, LF)、双模预分频器(8/9Div)、数字分频模组(/P、/S)[6]、全数字Σ-Δ 调制器(digital sigma delta modulator, DSDM)等构成。……